數(shù)字電路與系統(tǒng)設(shè)計(jì)（第3版）

第1章 數(shù)字邏輯基礎(chǔ)
1．1 緒論
1．1．1 數(shù)字電路的基本概念
1．1．2 數(shù)字集成電路的發(fā)展趨勢
1．2 數(shù)制與代碼
1．2．1 數(shù)制
1．2．2 帶符號數(shù)的表示法
1．2．3 代碼
1．3 邏輯代數(shù)基礎(chǔ)
1．3．1 邏輯代數(shù)的基本運(yùn)算
1．3．2 復(fù)合邏輯運(yùn)算與常用邏輯門
1．3．3 邏輯代數(shù)的基本公式和運(yùn)算規(guī)則
1．4 邏輯函數(shù)的描述方法
1．4．1 真值表描述法
1．4．2 代數(shù)式描述法
1．4．3 卡諾圖描述法
1．5 邏輯函數(shù)的化簡
1．5．1 邏輯函數(shù)最簡的標(biāo)準(zhǔn)
1．5．2 代數(shù)法化簡邏輯函數(shù)
1．5．3 邏輯函數(shù)的卡諾圖化簡法
1．5．4 含有任意項(xiàng)的邏輯函數(shù)的化簡
本章小結(jié)
習(xí)題1
自測題1
第2章 組合邏輯器件與電路
2．1 集成邏輯門
2．1．1 雙極型邏輯門電路
2．1．2 cMOS邏輯門電路
2．1．3 集成邏輯門的主要參數(shù)
2．1．4 各類邏輯門的性能比較
2．1．5 正邏輯與負(fù)邏輯
2．2 常用MSI組合邏輯模塊
2．2．1 加法器
2．2．2 比較器
2．2．3 編碼器
2．2．4 譯碼器
2．2．5 數(shù)據(jù)選擇器
2．3 組合邏輯電路分析
2．3．1 門級電路分析
2．3．2 模塊級電路分析
2．4 組合邏輯電路設(shè)計(jì)
2．4．1 門級電路設(shè)計(jì)
2．4．2 模塊級電路設(shè)計(jì)
2．5 組合邏輯電路中的競爭與險(xiǎn)象
2．5．1 邏輯競爭與險(xiǎn)象
2．5．2 邏輯險(xiǎn)象的識別
2．5．3 邏輯險(xiǎn)象的消除方法
本章小結(jié)
習(xí)題2
自測題2
第3章 時(shí)序邏輯基礎(chǔ)與常用器件
3．1 時(shí)序邏輯基礎(chǔ)
3．1．1 時(shí)序邏輯電路的一般模型
3．1．2 時(shí)序邏輯電路的描述方法
3．1．3 時(shí)序邏輯電路的一般分類
3．2 觸發(fā)器及其應(yīng)用
3．2．1 RS觸發(fā)器
3．2．2 集成觸發(fā)器
3．2．3 觸發(fā)器的應(yīng)用
3．3 MSI計(jì)數(shù)器及其應(yīng)用
3．3．1 二一五一十進(jìn)制異步加法計(jì)數(shù)器7490
3．3．2 4位二進(jìn)制同步可預(yù)置加法計(jì)數(shù)器74163
3．3．3 同步十進(jìn)制可逆計(jì)數(shù)器74192
3．3．4 計(jì)數(shù)器的應(yīng)用
3．4 MSI移位寄存器及其應(yīng)用
3．4．1 4位雙向移位寄存器74194
3．4．2 移位寄存器的應(yīng)用
3．5 半導(dǎo)體存儲器
3．5．1 半導(dǎo)體存儲器的分類
3．5．2 隨機(jī)存取存儲器
3．5．3 存儲器容量的擴(kuò)展
本章小結(jié)
習(xí)題3
自測題3
第4章 時(shí)序邏輯電路分析與設(shè)計(jì)
4．1 同步時(shí)序電路分析
4．1．1 觸發(fā)器級電路分析
4．1．2 模塊級電路分析
4．2 觸發(fā)器級同步時(shí)序電路設(shè)計(jì)
4．2．1 設(shè)計(jì)步驟
4．2．2 導(dǎo)出原始狀態(tài)圖或狀態(tài)表
4．2．3 狀態(tài)化簡
4．2．4 狀態(tài)分配
4．2．5 設(shè)計(jì)舉例
4．3 模塊級同步時(shí)序電路設(shè)計(jì)
4．3．1 基于計(jì)數(shù)器的電路設(shè)計(jì)
4．3．2 基于移位寄存器的電路設(shè)計(jì)
4．4 異步計(jì)數(shù)器分析與設(shè)計(jì)
4．4．1 異步計(jì)數(shù)器分析
4．4．2 異步計(jì)數(shù)器設(shè)計(jì)
本章小結(jié)
習(xí)題4
自測題4
第5章 可編程邏輯器件
5．1 可編程邏輯器件概述
5．1．1 PLD的發(fā)展簡史
5．1．2 PLD的分類
5．1．3 PLD電路的表示方法
5．2 低密度可編程邏輯器件（LDPLD）
5．2．1 只讀存儲器（ROM）
5．2．2 可編程邏輯陣列（PLA）
5．2．3 可編程陣列邏輯（PAL）
5．2．4 通用陣列邏輯（GAL）
5．3 高密度可編程邏輯器件（HDPLD）
5．3．1 復(fù)雜可編程邏輯器件（CPLD）
5．3．2 現(xiàn)場可編程門陣列（FPGA）
5．4 PLD的開發(fā)與編程
5．4．1 PLD的開發(fā)過程
5．4．2 PLD的編程技術(shù)
本章小結(jié)
習(xí)題5
自測題5
第6章 數(shù)／模接口電路與555定時(shí)器
6．1 集成數(shù)／模轉(zhuǎn)換器
6．1．1 數(shù)／模轉(zhuǎn)換的基本概念
6．1．2 常用數(shù)／模轉(zhuǎn)換電路
6．1．3 集成DAC的主要性能參數(shù)
6．1．4 集成數(shù)／模轉(zhuǎn)換器DAC 0832
6．2 集成模／數(shù)轉(zhuǎn)換器
6．2．1 模／數(shù)轉(zhuǎn)換的一般過程
6．2．2 常用模／數(shù)轉(zhuǎn)換電路
6．2．3 集成ADC的主要性能參數(shù)
6．2．4 集成模／數(shù)轉(zhuǎn)換器ADC0809
6．3 數(shù)／模接口電路的應(yīng)用
6．3．1 程控增益放大器
6．3．2 數(shù)據(jù)采集與控制系統(tǒng)
6．4 555定時(shí)器及其應(yīng)用
6．4．1 555定時(shí)器的電路結(jié)構(gòu)與功能
6．4．2 用555定時(shí)器構(gòu)成多諧振蕩器
6．4．3 用555定時(shí)器構(gòu)成單穩(wěn)態(tài)觸發(fā)器
6．4．4 用555定時(shí)器構(gòu)成施密特觸發(fā)器
本章小結(jié)
習(xí)題6
自測題6
第7章 數(shù)字系統(tǒng)設(shè)計(jì)
7．1 數(shù)字系統(tǒng)設(shè)計(jì)概述
7．1．1 數(shù)字系統(tǒng)的基本概念
7．1．2 數(shù)字系統(tǒng)設(shè)計(jì)的一般過程
7．1．3 數(shù)字系統(tǒng)的總體方案與邏輯劃分
7．1．4 數(shù)據(jù)子系統(tǒng)的構(gòu)造方法
7．2 控制子系統(tǒng)的設(shè)計(jì)工具
7．2．1 ASM圖
7．2．2 分組一按序算法語言
7．3 控制子系統(tǒng)的實(shí)現(xiàn)方法
7．3．1 硬件控制器的實(shí)現(xiàn)方法
7．3．2 微程序控制器的實(shí)現(xiàn)方法
7．4 數(shù)字系統(tǒng)設(shè)計(jì)舉例
7．4．1 14位二進(jìn)制數(shù)密碼鎖系統(tǒng)
7．4．2 鐵道路口交通控制系統(tǒng)
本章小結(jié)
習(xí)題7
自測題7
第8章 電子設(shè)計(jì)自動化
8．1 EDA概述
8．1．1 EDA的發(fā)展歷程
8．1．2 硬件描述語言
8．1．3 EDA軟件工具
8．1．4 現(xiàn)代數(shù)字設(shè)計(jì)方法
8．2 硬件描述語言VHDL初步
8．2．1 VHDL源程序的基本結(jié)構(gòu)
8．2．2 VHDL的基本語法
8．2．3 VHDL的主要描述語句
8．3 VHDL設(shè)計(jì)實(shí)例
8．3．1 組合電路設(shè)計(jì)
8．3．2 時(shí)序電路設(shè)計(jì)
8．3．3 數(shù)字系統(tǒng)設(shè)計(jì)
8．4 QuartusⅡ開發(fā)系統(tǒng)及其使用
8．4．1 設(shè)計(jì)輸入
8．4．2 設(shè)計(jì)實(shí)現(xiàn)
8．4．3 設(shè)計(jì)驗(yàn)證
8．4．4 器件編程
本章小結(jié)
習(xí)題8
自測題8
附錄 各章習(xí)題和自測題的參考答案
參考文獻(xiàn)