EDA技術與FPGA應用設計（第2版）

第1章 可編程邏輯器件概述1.1 數(shù)字邏輯電路設計與ASIC技術1.1.1 數(shù)字邏輯電路設計方法1.1.2 ASIC及其設計方法1.2 PLD概述1.2.1 PLD的發(fā)展1.2.2 PLD的分類1.3 PLD邏輯表示法1.4 PLD的設計與開發(fā)1.4.1 PLD的設計流程1.4.2 PLD的開發(fā)環(huán)境1.4.3 IP核復用技術習題1第2章 大規(guī)?？删幊踢壿嬈骷﨏PLD/FPGA2.1 CPLD結構與工作原理2.1.1 Lattice公司的CPLD器件系列2.1.2 ispLSI 1016的結構2.1.3 ispLSI系列器件的主要技術特性2.1.4 ispLSI器件的設計與編程2.2 FPGA內部結構與工作原理2.3 CPLD/FPGA產(chǎn)品概述2.3.1 Altera公司產(chǎn)品2.3.2 Xilinx公司產(chǎn)品2.3.3 Lattice公司產(chǎn)品2.4 編程與配置2.4.1 在系統(tǒng)可編程ISP2.4.2 配置2.5 CPLD與FPGA的比較和選用習題2第3章 常用EDA軟件3.1 isp Design EXPERT System編程軟件3.1.1 建立設計項目3.1.2 原理圖源文件輸入3.1.3 功能和時序仿真3.1.4 器件適配3.1.5 器件編程3.1.6 VHDL源文件輸入方法3.2 Quartus II操作指南3.2.1 建立設計工程3.2.2 原理圖源文件輸入3.2.3 編譯3.2.4 仿真驗證3.2.5 器件編程3.2.6 VHDL設計輸入方法3.3 ISE開發(fā)軟件3.3.1 ISE概述3.3.2 新建工程3.3.3 新建VHDL源文件3.3.4 波形仿真3.3.5 設計實現(xiàn)3.3.6 下載配置3.4 ModelSim仿真軟件3.4.1 ModelSim與VHDL仿真概述3.4.2 ModelSim仿真步驟3.4.3 VHDL測試文件習題3第4章 VHDL語言基礎4.1 VHDL語言的基本組成4.1.1 參數(shù)部分4.1.2 實體部分4.1.3 結構體部分4.2 VHDL語言要素4.2.1 文字規(guī)則4.2.2 數(shù)據(jù)對象4.2.3 VHDL中的數(shù)據(jù)類型4.2.4 VHDL語言的運算符4.2.5 VHDL的屬性習題4第5章 VHDL基本描述語句5.1 順序語句5.1.1 順序賦值語句5.1.2 IF語句5.1.3 CASE語句5.1.4 LOOP語句5.1.5 NEXT語句5.1.6 EXIT語句5.1.7 WAIT語句5.1.8 NULL語句5.2 并行語句5.2.1 并行信號賦值語句5.2.2 PROCESS進程語句5.2.3 元件例化語句5.2.4 BLOCK塊語句5.2.5 GENERATE生成語句習題5第6章 子程序與程序包6.1 子程序6.1.1 函數(shù)6.1.2 過程6.2 程序包6.2.1 程序包定義6.2.2 程序包引用6.2.3 常用預定義程序包習題6第7章 常用電路的VHDL描述7.1 組合邏輯電路VHDL描述7.1.1 基本門電路7.1.2 編碼器7.1.3 譯碼器7.1.4 數(shù)值比較器7.1.5 數(shù)據(jù)選擇器7.1.6 算術運算7.1.7 三態(tài)門電路7.1.8 雙向端口設計7.2 時序邏輯電路VHDL描述7.2.1 觸發(fā)器7.2.2 計數(shù)器7.2.3 移位寄存器7.2.4 狀態(tài)機7.3 存儲器設計7.3.1 ROM存儲器設計7.3.2 RAM存儲器設計習題7第8章 宏功能模塊與IP核應用8.1 LPM_RAM8.1.1 LPM_RAM宏模塊定制8.1.2 工程編譯8.1.3 仿真驗證8.1.4 查看RTL原理圖8.1.5 LPM_RAM應用8.2 LPM_ROM宏模塊8.2.1 建立初始化數(shù)據(jù)文件8.2.2 LPM_ROM宏模塊配置8.2.3 仿真驗證8.2.4 LPM_ROM模塊調用8.3 時鐘鎖相環(huán)宏模塊8.3.1 LPM_PLL宏模塊配置8.3.2 PLL模塊調用8.3.3 仿真驗證8.4 片內邏輯分析儀8.4.1 新建邏輯分析儀設置文件8.4.2 引腳鎖定8.4.3 編程下載8.4.4 信號采樣習題8第9章 DSP Builder應用9.1 DSP Builder軟件安裝9.2 DSP Builder設計實例9.2.1 建立Simulink模型9.2.2 模型仿真9.2.3 模型編譯習題9第10章 SOPC Builder應用10.1 SOPC Builder10.2 Nios II 綜合設計實例習題10第11章 EDA技術實驗11.1 原理圖輸入方式11.1.1 實驗一 1位全加器11.1.2 實驗二 兩位十進制計數(shù)器11.2 VHDL文本輸入方式11.2.1 實驗三 顯示譯碼器11.2.2 實驗四 8位加法器11.2.3 實驗五 3線-8線譯碼器11.2.4 實驗六 十進制加法計數(shù)器11.2.5 實驗七 4位十進制計數(shù)顯示器11.2.6 實驗八 用狀態(tài)機實現(xiàn)序列檢測器第12章 綜合設計12.1 移位相加8位硬件乘法器12.1.1 設計要求12.1.2 設計原理12.1.3 部分參考程序12.1.4 設計步驟12.1.5 設計報告12.2 秒表12.2.1 設計要求12.2.2 設計原理12.2.3 部分參考程序12.2.4 設計步驟12.2.5 設計報告12.3 搶答器12.3.1 設計要求12.3.2 設計原理12.3.3 部分參考程序12.3.4 設計步驟12.3.5 設計報告12.4 數(shù)字鐘12.4.1 設計要求12.4.2 設計方案12.4.3 部分參考程序12.4.4 設計步驟12.4.5 設計報告12.5 交通燈控制器12.5.1 設計要求12.5.2 設計原理12.5.3 部分參考程序12.5.4 設計步驟12.5.5 設計報告12.6 多路彩燈控制器12.6.1 設計要求12.6.2 設計方案12.6.3 VHDL參考程序12.6.4 設計步驟12.6.5 設計報告附錄A DE2-115實驗板引腳配置信息參考文獻