基于FSM和Verilog HDL的數(shù)字電路設計

譯者序
原書前言
第1章有限狀態(tài)機和狀態(tài)圖以及數(shù)字電路和系統(tǒng)設計的基本概念
1.1概述
1.2學習資料
1.3小結
第2章使用狀態(tài)圖控制外部硬件分系統(tǒng)20
2.1概述
2.2學習資料
2.3小結
第3章根據狀態(tài)圖綜合硬件電路
3.1關于FSM的綜合
3.2學習資料
3.3小結
第4章同步FSM設計
4.1傳統(tǒng)狀態(tài)圖的綜合方法
4.2處理未使用的狀態(tài)
4.3信號高/低位指示系統(tǒng)
4.3.1使用測試平臺測試FSM
4.4簡易波形發(fā)生器
4.4.1采樣頻率和每種波形的采樣個數(shù)
4.5骰子游戲
4.5.1骰子游戲系統(tǒng)公式
4.6二進制數(shù)據串行發(fā)送系統(tǒng)
4.6.1圖4.15移位寄存器里的RE計數(shù)單元
4.7串行異步接收系統(tǒng)
4.7.1FSM公式
4.8加入奇偶校驗的串行接收系統(tǒng)
4.8.1整合奇偶校驗83
4.8.2圖4.26對應的D觸發(fā)器公式
4.9異步串行發(fā)送系統(tǒng)
4.9.1異步串行發(fā)送系統(tǒng)公式
4.10看門狗電路
4.10.1D觸發(fā)器公式
4.10.2輸出公式
4.11小結
第5章運用獨熱編碼技術設計FSM
5.1獨熱編碼簡介
5.2數(shù)據采集系統(tǒng)
5.3內存共享系統(tǒng)
5.4簡易波形發(fā)生器
5.4.1工作原理
5.4.2解決方案
5.4.3 D觸發(fā)器輸入端d對應的方程
5.4.4輸出公式
5.5運用微處理器（微控制器）控制FSM
5.6存儲芯片測試系統(tǒng)
5.7獨熱編碼和第4章常規(guī)設計方法的對比
5.8動態(tài)存儲空間訪問控制系統(tǒng)
5.8.1觸發(fā)器公式
5.8.2輸出公式
5.9如何運用微處理器來控制DMA系統(tǒng)
5.10使用FSM檢測連續(xù)的二進制序列
5.11小結
第6章Verilog HDL
6.1硬件描述語言背景介紹
6.2用Verilog HDL進行硬件建模：模塊
6.3模塊的嵌套：建立構架
6.4Verilog HDL仿真：一個完整的設計過程
參考文獻
第7章Verilog HDL體系
7.1內置基本單元和類
7.1.1Verilog的類
7.1.2Verilog邏輯值和數(shù)字值
7.1.3如何賦值
7.1.4Verilog HDL基本門電路
7.2操作符和描述語句
7.3Verilog HDL操作符運用案例：漢明碼編碼器
7.3.1漢明碼編碼器的仿真
參考文獻
第8章運用Verilog HDL描述組合邏輯和時序邏輯
8.1描述數(shù)據流模式：回顧連續(xù)賦值語句
8.2描述行為模式：時序模塊
8.3時序語句模塊：阻塞和非阻塞
8.3.1時序語句
8.4用時序模塊描述組合邏輯
8.5用時序模塊描述時序邏輯
8.6描述存儲芯片
8.7描述FSM
8.7.1實例1：國際象棋比賽計時器
8.7.2實例2：帶有自動落鎖功能的密碼鎖FSM
參考文獻
第9章異步FSM
9.1概述
9.2事件觸發(fā)邏輯的設計
9.3使用時序公式綜合事件FSM
9.3.1捷徑法則
9.4在可編程邏輯器件里運用乘積求和公式的設計方法
9.4.1去掉當前狀態(tài)和下一個狀態(tài)的標記：n和n+1
9.5運用事件觸發(fā)的方法設計帶有指示功能的單脈沖發(fā)生器FSM
9.6另一個事件觸發(fā)FSM的完整案例
9.6.1重要說明
9.6.2帶有電流監(jiān)視器的電機控制系統(tǒng)
9.7用FSM控制懸停式割草機
9.7.1系統(tǒng)描述和解決方案
9.8沒有輸入條件的狀態(tài)切換
9.9特例：微處理器地址空間響應
9.10運用米利（Mealy）型輸出
9.10.1水箱水位控制系統(tǒng)的解決方案
9.11使用繼電器的電路
9.12事件觸發(fā)FSM里競爭冒險的條件
9.12.1輸入信號之間的競爭
9.12.2二次狀態(tài)變量之間的競爭
9.12.3主要變量和二次變量之間的競爭
9.13用微處理器系統(tǒng)產生等待周期
9.14用異步FSM設計甩干系統(tǒng)
9.15使用兩路分支要注意的問題
9.16小結
參考文獻
第10章佩特里（Petri）網絡
10.1簡易佩特里網絡概述
10.2使用佩特里網絡設計簡單時序邏輯
10.3并行佩特里網絡
10.3.1另一個并行佩特里網絡案例
10.4并行佩特里網絡里的同步傳輸
10.4.1弧線的有效和失效
10.5用有效弧線和失效弧線同步兩個佩特里網絡
10.6共享資源的控制
10.7二進制數(shù)據的串行接收器
10.7.1第一個佩特里網絡的公式
10.7.2第一個佩特里網絡輸出公式
10.7.3主佩特里網絡公式
10.7.4主網絡輸出公式
10.7.5移位寄存器
10.7.6移位寄存器的公式
10.7.7 4位計數(shù)器
10.7.8數(shù)據鎖存器
10.8小結
參考文獻
附錄
附錄A本書所使用的邏輯門和布爾代數(shù)
A.1本書涉及的基本邏輯門符號和布爾代數(shù)表達式
A.2異或門和同或門
A.3布爾代數(shù)法則
A.3.1基本或法則
A.3.2基本與法則
A.3.3結合律和交換律
A.3.4分配律
A.3.5針對靜態(tài)邏輯1競爭冒險的輔助法則
A.3.6統(tǒng)一法則
A.3.7邏輯門里信號的延遲效應
A.3.8De Morgan法則
A.4運用布爾代數(shù)的一些例子
A.4.1將與門和或門轉換成與非門
A.4.2將與門和或門轉換成或非門
A.4.3邏輯相鄰定律
A.5小結
附錄B計數(shù)器和移位寄存器電路設計方法
B.1同步二進制遞增或遞減計數(shù)器
B.2用T觸發(fā)器構建4位同步遞增計數(shù)器
B.3并行加載計數(shù)器：運用T觸發(fā)器
B.4在低成本PLD器件平臺上用D觸發(fā)器來構建并行加載計數(shù)器
B.5二進制遞增計數(shù)器：帶有并行輸入
B.6驅動計數(shù)器（包括FSM）的時鐘電路
B.7使用自由狀態(tài)設計計數(shù)器
B.8移位寄存器
B.9第4章里的異步接收器
B.9.1異步接收器中用到的11位移位寄存器
B.9.2 4位計數(shù)器338
B.9.3第4章異步接收模塊的系統(tǒng)仿真
B.10小結
附錄C使用Verilog HDL仿真FSM
C.1概述
C.2單脈沖同步FSM設計：使用VerilogHDL仿真
C.2.1系統(tǒng)概述
C.2.2模塊框圖
C.2.3狀態(tài)圖
C.2.4狀態(tài)圖對應的公式
C.2.5Verilog描述代碼
C.3測試平臺和其存在的目的
C.4使用SynaptiCAD公司的VeriLoggerExtreme仿真器
C.5小結
附錄D運用Verilog行為模式構建FSM
D.1概述
D.2回顧帶有指示功能的單脈沖/多脈沖發(fā)生器FSM
D.35.6節(jié)中存儲芯片測試系統(tǒng)
D.4小結