Xilinx PlanAhead應用詳解

定　價：￥79.00

作　者：	劉東華著
出版社：	電子工業(yè)出版社
叢編項：
標　簽：	電子與通信基本電子電路

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ISBN：	9787121230882	出版時間：	2014-05-01	包裝：	平裝
開本：	其他	頁數(shù)：	404	字數(shù)：

內容簡介

　　PlanAhead工具軟件是Xilinx FPGA開發(fā)應用的主要軟件工具，是用于硬件描述代碼完成后進行綜合、實現(xiàn)、優(yōu)化和引腳布局、資源統(tǒng)計等的集成軟件工具。本書以V12.2版本的PlanAhead工具軟件為基礎，詳細介紹其功能、特點和使用方法，并通過實例說明PlanAhead工具軟件在實現(xiàn)FPGA工程設計管理、RTL設計、網表綜合和實現(xiàn)、I/O規(guī)劃、芯片布局、調試驗證、資源和性能分析等FPGA設計過程的應用，使讀者能夠全面了解和掌握PlanAhead工具軟件的使用，并能夠據此設計出資源使用合理、綜合頻率較高的實用化設計方案。

作者簡介

　　劉東華，男，博士，副教授，中國科學院計算技術研究所博士后，現(xiàn)工作于國防科技大學電子科學與工程學院。主要從事通信技術方面的研究工作。

圖書目錄

第1章概述 1
1．1 PlanAhead簡介 2
1．1．1 PlanAhead工具軟件的功能特點 2
1．1．2 PlanAhead工具軟件的啟動 3
1．1．3 PlanAhead設計流程 7
1．1．4 使用模式 10
1．2 ISE與PlanAhead的交互 11
1．2．1 工具軟件集成 11
1．2．2 在ISE中啟動PlanAhead工具軟件 12
1．3 PlanAhead術語 18
第2章 PlanAhead集成開發(fā)環(huán)境 21
2．1 主菜單 22
2．1．1 File菜單 23
2．1．2 Edit菜單 27
2．1．3 View菜單 30
2．1．4 Flow菜單 31
2．1．5 Tool菜單 34
2．1．6 Windows菜單 48
2．1．7 Select菜單 56
2．1．8 Layout菜單 57
2．1．9 Help菜單 57
2．2 主工具條 58
2．3 設計流導航工具 58
2．3．1 基于RTL源的設計流導航 59
2．3．2 基于綜合網表工程的設計流導航 60
2．3．3 從設計流導航啟動命令 61
2．3．4 設計流導航工具的使用 62
2．4 主視圖區(qū)域 66
2．5 狀態(tài)欄 68
2．6 消息視圖和Tcl控制臺 69
2．6．1 消息視圖 69
2．6．2 Tcl控制臺 70
2．7 信息欄 71
第3章常用視圖及操作 73
3．1 視圖操作 74
3．1．1 打開視圖 74
3．1．2 視圖導航 74
3．1．3 移動視圖 75
3．2 圖形化視圖 75
3．3 樹形列表視圖 79
3．4 視圖對象操作 81
3．5 常用視圖 86
3．5．1 源視圖 86
3．5．2 芯片視圖 89
3．5．3 封裝視圖 94
3．5．4 原理圖視圖 96
3．5．5 屬性視圖 100
3．5．6 網表視圖 103
3．5．7 層次視圖 105
3．5．8 I/O端口視圖 106
3．5．9 封裝引腳視圖 108
3．5．10 設計運行視圖 109
3．6 文本編輯器 111
第4章 PlanAhead工程設計 115
4．1 創(chuàng)建新工程 116
4．1．1 新建工程向導 116
4．1．2 基于RTL源文件創(chuàng)建工程 117
4．1．3 基于綜合網表創(chuàng)建工程 123
4．1．4 創(chuàng)建I/O引腳規(guī)劃工程 124
4．1．5 導入ISE布局布線結果 125
4．2 工程管理 126
4．2．1 RTL源文件管理 126
4．2．2 約束管理 129
4．2．3 IP核管理 132
4．3 工程概要信息 136
4．4 配置工程設置 140
4．5 輸入和輸出文件 143
4．5．1 輸入文件 143
4．5．2 輸出文件 148
第5章 RTL設計 167
5．1 設計源文件管理 168
5．2 編輯RTL源文件 168
5．3 細化和分析RTL設計 168
5．3．1 細化RTL設計 169
5．3．2 資源估計 170
5．4 功耗估計 175
5．5 RTL設計規(guī)則檢查（DRC） 177
第6章綜合設計 181
6．1 設計綜合 182
6．1．1 綜合的方法 182
6．1．2 運行綜合 183
6．1．3 監(jiān)視綜合運行 186
6．1．4 選擇綜合后的操作 187
6．1．5 分析綜合結果 187
6．1．6 啟動多個運行 188
6．1．7 管理多個運行 190
6．2 網表分析 194
6．2．1 網表設計環(huán)境 194
6．2．2 查看和報告資源統(tǒng)計 195
6．2．3 邏輯分析 197
6．2．4 插入ChipScope調試IP核 199
6．3 約束定義 200
6．3．1 定義時序約束 200
6．3．2 運行時序分析 203
6．3．3 延時直方圖 211
6．4 網表和約束DRC 215
第7章 I/O引腳規(guī)劃 219
7．1 I/O規(guī)劃概述 220
7．2 芯片資源查看 224
7．3 定義兼容芯片和設置芯片配置模式 227
7．4 定義和配置I/O端口 228
7．5 指定I/O端口 234
7．6 檢查I/O和時鐘邏輯指定 240
7．7 其他I/O操作 246
7．8 引腳規(guī)劃實例 247
第8章實現(xiàn)設計 269
8．1 實現(xiàn)設計 270
8．1．1 運行設計 270
8．1．2 監(jiān)視運行狀態(tài) 280
8．1．3 判斷工程狀態(tài) 281
8．1．4 選擇實現(xiàn)后的操作 282
8．1．5 分析運行結果 282
8．1．6 啟動多個運行 284
8．1．7 管理多個運行 286
8．2 分析實現(xiàn)結果 291
8．2．1 打開實現(xiàn)的設計 291
8．2．2 導入ISE結果 292
8．2．3 分析布局和時序結果 294
8．2．4 分析邏輯連接 296
8．2．5 高亮顯示和標記對象 298
8．2．6 鎖定布局 300
8．2．7 顯示設計度量 301
8．2．8 啟動XPower分析器 303
8．2．9 交叉探測時序路徑 304
第9章布局設計 305
9．1 Pblock 306
9．2 Pblock的配置 318
9．3 布局LOC約束的使用 326
9．4 與ISE的接口 334
第10章編程和調試設計 337
10．1 生成比特流 338
10．1．1 BitGen 338
10．1．2 在PlanAhead中使用BitGen 340
10．2 用ChipScope調試設計 342
10．3 啟動ChipScope Pro分析儀 352
10．4 啟動iMPACT 353
第11章分層設計技術 355
11．1 PlanAhead和ISE的功能理解 356
11．2 使用PlanAhead進行設計保留 356
11．3 分層設計實例 361
第12章 Tcl腳本和命令 377
12．1 PlanAhead工具軟件的Tcl功能 378
12．2 啟動PlanAhead軟件 379
12．3 常用的Tcl語法 379
12．4 第一類Tcl對象和關系 381
12．5 出錯、警告和信息消息 384
12．6 Tcl命令 384
參考文獻 395