Verilog編程藝術

第一部分  設 計 原 則
第1章  美的設計
1.1  美學觀點
1.2  美是修養(yǎng)
1.3  專業(yè)術語
第2章  高效之道
2.1  敏捷開發(fā)
2.2  代碼質量
2.3  版本控制
2.4  提早集成
第3章  組織管理
3.1  植物分類
3.2  SoC特性
3.3  設計流程
3.4  仔細規(guī)劃
3.5  管理表格
3.6  模塊層次
3.7  目錄組織
第4章  使用工具
4.1  使用Emacs 19
4.2  使用Shell
4.3  使用CVS
第5章  編碼風格
5.1  干干凈凈
5.2  代碼劃分
5.3  代碼要求
5.4  名字定義
5.5  書寫格式
5.6  添加注釋
5.7  參數(shù)化
5.8  lint檢查
第二部分  語 言 特 性
第6章  Verilog特性
6.1  Verilog標準
6.2  抽象級別
6.3  可綜合子集
6.4  保持一致
第7章  常數(shù)
7.1  整數(shù)（integer）
7.2  實數(shù)（real）
7.3  字符串（string）
7.4  標識符（identifier）
第8章  數(shù)據(jù)類型
第9章  表達式
第10章  賦值操作
10.1  連續(xù)賦值
10.2  過程賦值
第11章  門級和開關級模型
第12章  用戶定義原語
12.1  UDP定義
12.2  組合UDP
12.3  電平敏感時序UDP
12.4  沿敏感時序UDP
第13章  行為模型
13.1  概覽
13.2  過程賦值
13.3  過程連續(xù)賦值
13.4  條件語句
13.5  循環(huán)語句
13.6  過程時序控制
13.7  塊語句
13.8  結構化過程
13.9  always有關的問題
第14章  case語句
第15章  task和function
第16章  調(diào)度和賦值
16.1  仿真過程
16.2  事件仿真
16.3  仿真參考模型
16.4  分層事件隊列
16.5  確定性和不確定性
16.6  賦值的調(diào)度含義
16.7  阻塞賦值和非阻塞賦值
16.8  賦值使用原則
16.9  自己觸發(fā)自己
16.10  仿真零延遲RTL模型
16.11  慣性延遲和傳輸延遲
16.12  延遲線模型
16.13  使用#1延遲
16.14  多個公共時鐘和競爭條件
16.15  避免混雜阻塞賦值和非阻塞賦值
16.16  RTL和門級混合仿真
16.17  帶有SDF延遲的門級仿真
第17章  層次結構
17.1  模塊
17.2  參數(shù)
17.3  端口
17.4  Generate語句
17.5  實例數(shù)組
17.6  層次名字
第18章  系統(tǒng)任務和函數(shù)
18.10  波形記錄
第19章  編譯指令
第20章  Specify塊
20.1  specify塊聲明
20.2  speparam
20.3  模塊路徑聲明
20.4  模塊路徑延遲
第21章  時序檢查
21.1  概覽
21.2  使用穩(wěn)定窗口的時序檢查
21.3  時鐘和控制信號的時序檢查
21.4  使用notifier響應時序違反
21.5  使用條件事件
21.6  時序檢查中的Vector
21.7  Negative timing check
第22章  反標SDF
22.1  SDF標注器
22.2  SDF construct到Verilog的映射
22.3  $sdf_annotate
22.4  SDF文件例子
第23章  編程語言接口
23.1  DirectC
23.2  SystemVerilog
第24章  綜合指令
第三部分  書 寫 文 檔
第25章  書寫文檔
25.1  文檔格式
25.2  定義文檔
25.3  應用文檔
25.4  設計文檔
25.5  備份文檔
25.6  GPIO設計
第26章  GPIO應用文檔
26.1  Overview
26.2  Register Description
26.3  Program Guide
第27章  GPIO設計文檔
27.1  文件列表（見表27-1）
27.2  端口列表（見表27-2）
27.3  配置參數(shù)（見表27-3）
第四部分  高 級 設 計
第28章  使用IP
第29章  代碼優(yōu)化
29.1  代碼可讀
29.2  簡潔編碼
29.3  優(yōu)化邏輯
29.4  優(yōu)化遲到信號
29.5  括號控制結構
第30章  狀態(tài)機設計
30.1  狀態(tài)機類型
30.2  狀態(tài)編碼方式
30.3  二進制編碼FSM
30.4  獨熱碼編碼FSM
30.5  寄存器輸出
第31章  可配置設計
31.1  格雷碼轉換
31.2  通用串行CRC
31.3  FIFO控制器
31.4  RAM Wrapper 例子
31.5  可配置的GPIO設計
31.6  可配置的BusMatrix
31.7  可配置的Andes Core N801
31.8  可配置的ARM926EJS
31.9  靈活的coreConsultant
第32章  可測性設計
32.1  內(nèi)部掃描
32.2  內(nèi)建自測
32.3  邊界掃描
第五部分  時鐘和復位
第33章  異步時序
33.1  亞穩(wěn)態(tài)
33.2  MTBF
33.3  同步器
33.4  同步多位數(shù)據(jù)
33.5  異步FIFO
33.6  Design Ware
33.7  DW_fifoctl_s2_sf
33.8  門級仿真
第34章  時鐘生成
34.1  同步電路
34.2  設計原則
34.3  分頻器
34.4  時鐘切換
34.5  時鐘生成
第35章  時鐘例子
第36章  復位設計
第六部分  驗 證 之 路
第37章  驗證之路
37.1  整潔驗證
37.2  驗證目標
37.3  驗證流程
37.4  驗證計劃
37.5  隨機驗證
37.6  直接驗證
37.7  白盒驗證
37.8  模塊驗證
37.9  系統(tǒng)驗證
37.10  DFT驗證
37.11  網(wǎng)表驗證
37.12  高級抽象
37.13  靈活驗證
37.14  ARM926EJS的Validation環(huán)境
37.15  AHB BusMatrix的驗證
37.16  某芯片的SoC驗證環(huán)境
第七部分  其 他 介 紹
第38章  SystemVerilog特性
參考文獻
關于版權