Verilog HDL數(shù)字設(shè)計(jì)教程

第1章 Verilog HDL數(shù)字設(shè)計(jì)綜述
1.1 電子系統(tǒng)設(shè)計(jì)技術(shù)的發(fā)展
1.2 數(shù)字系統(tǒng)典型設(shè)計(jì)流程
1.3 HDL的發(fā)展、特點(diǎn)與應(yīng)用
1.3.1 什么是HDL
1.3.2 Verilog HDL的特點(diǎn)
1.3.3 Verilog HDL的功能
1.4 Quartus Ⅱ概述
1.5 硬件描述語(yǔ)言的發(fā)展趨勢(shì)
1.6 小結(jié)
習(xí)題1
第2章 Verilog HDL基本概念
2.1 編寫(xiě)并運(yùn)行一個(gè)簡(jiǎn)單的Verilog HDL程序
2.1.1 編寫(xiě)一個(gè)簡(jiǎn)單的Verilog HDL程序
2.1.2 Verilog HDL程序開(kāi)發(fā)環(huán)境——Quartus Ⅱ 6.0
2.2 層次建模
2.3 Verilog HDL的數(shù)據(jù)類(lèi)型及常量和變量
2.3.1 變量及其數(shù)據(jù)類(lèi)型
2.3.2 常量及其數(shù)據(jù)類(lèi)型
2.4 編譯預(yù)處理
2.4.1 宏定義define
2.4.2 “文件包含”處理include
2.5 小結(jié)
習(xí)題2
第3章 Verilog HDL常用建模方法
3.1 建模方法引例
3.2 結(jié)構(gòu)化形式建模
3.2.1 門(mén)級(jí)建模
3.2.2 用戶自定義原語(yǔ)
3.3 數(shù)據(jù)流級(jí)建模
3.3.1 連續(xù)賦值語(yǔ)句
3.3.2 運(yùn)算符類(lèi)型
3.4 行為級(jí)建模
3.4.1 結(jié)構(gòu)化過(guò)程語(yǔ)句always
3.4.2 過(guò)程賦值語(yǔ)句
3.4.3 塊語(yǔ)句
3.4.4 條件語(yǔ)句
3.4.5 多路分支語(yǔ)句
3.4.6 循環(huán)語(yǔ)句
3.4.7 任務(wù)和函數(shù)語(yǔ)句
3.5 小結(jié)
習(xí)題3
第4章 Verilog HDL常用電路設(shè)計(jì)
4.1 常用組合邏輯電路設(shè)計(jì)
4.2 常用時(shí)序邏輯電路設(shè)計(jì)
4.3 小結(jié)
習(xí)題4
第5章 同步有限狀態(tài)機(jī)設(shè)計(jì)
5.1 同步有限狀態(tài)機(jī)引例
5.2 狀態(tài)機(jī)的基本概念
5.3 狀態(tài)機(jī)的編碼方式
5.4 復(fù)雜狀態(tài)機(jī)的編寫(xiě)方法
5.5 采用狀態(tài)機(jī)來(lái)實(shí)現(xiàn)程序算法
5.6 小結(jié)
習(xí)題5
第6章 Verilog HDL仿真技術(shù)
6.1 ModelSim軟件的使用
6.1.1 ModelSim軟件簡(jiǎn)介
6.1.2 使用圖形界面對(duì)設(shè)計(jì)進(jìn)行仿真
6.1.3 使用ModelSim讀/寫(xiě)文件
6.2 延時(shí)
6.3 常用塊語(yǔ)句
6.4 常用系統(tǒng)函數(shù)和系統(tǒng)任務(wù)
6.5 端口連接規(guī)則
6.6 小結(jié)
習(xí)題6
第7章 Verilog HDL可綜合設(shè)計(jì)舉例
7.1 跑馬燈控制器的設(shè)計(jì)
7.2 8位數(shù)碼掃描顯示電路的設(shè)計(jì)
7.3 數(shù)控分頻器的設(shè)計(jì)
7.4 樂(lè)曲硬件演奏電路的設(shè)計(jì)
7.5 數(shù)字跑表和數(shù)字鐘的設(shè)計(jì)
7.6 用Verilog HDL狀態(tài)機(jī)實(shí)現(xiàn)A/D采樣控制電路
7.7 交通控制器的設(shè)計(jì)
7.8 空調(diào)控制器的設(shè)計(jì)
7.9 飲料自動(dòng)售賣(mài)機(jī)的設(shè)計(jì)
7.10 小結(jié)
習(xí)題7
第8章 CPU結(jié)構(gòu)及其設(shè)計(jì)
8.1 專(zhuān)用處理器的頂層系統(tǒng)設(shè)計(jì)
8.2 專(zhuān)用處理器的設(shè)計(jì)實(shí)現(xiàn)
8.3 專(zhuān)用處理器的仿真驗(yàn)證
8.4 小結(jié)
習(xí)題8
參考文獻(xiàn)