基于VHDL的FPGA開發(fā)快速入門·技巧·實例

第1章 VHDL語言概述及基本結(jié)構(gòu) 1
1.1 VHDL語言概述 1
1.1.1 VHDL語言的產(chǎn)生歷史 1
1.1.2 用VHDL語言進行硬件設(shè)計的主要優(yōu)勢 2
1.1.3 用VHDL語言設(shè)計的基本流程 3
1.1.4 VHDL語言與Verilog HDL語言的比較 4
1.2 VHDL語言程序的基本模型結(jié)構(gòu) 5
1.2.1 VHDL語言程序的基本結(jié)構(gòu)單元 5
1.2.2 VHDL語言結(jié)構(gòu)體的3種描述方法 9
1.2.3 VHDL語言結(jié)構(gòu)體的子結(jié)構(gòu)描述 13
第2章 VHDL的語法要素 21
2.1 VHDL語言的數(shù)據(jù)操作要素 21
2.1.1 VHDL語言的數(shù)據(jù)對象 21
2.1.2 VHDL語言的數(shù)據(jù)類型 23
2.2 VHDL語言的運算操作符 28
2.2.1 邏輯運算符 28
2.2.2 算術(shù)運算符 29
2.2.3 關(guān)系運算符 30
2.2.4 并置運算符 31
2.2.5 運算符的優(yōu)先級 31
2.3 VHDL語言的詞法規(guī)定 32
2.3.1 字符 32
2.3.2 分界符 33
2.3.3 標(biāo)識符 33
2.3.4 注釋 34
2.4 VHDL語言中的庫 35
2.4.1 庫的概念 35
2.4.2 常見的庫 36
2.5 VHDL語言中的程序包 37
2.5.1 程序包的基本概念 37
2.5.2 常見的程序包 38
第3章 VHDL語言的描述語句 40
3.1 順序描述語句 40
3.1.1 WAIT語句 40
3.1.2 順序賦值語句 42
3.1.3 IF語句 44
3.1.4 CASE語句 47
3.1.5 LOOP語句 49
3.1.6 NEXT語句與EXIT語句 50
3.1.7 ASSERT語句 52
3.1.8 RETURN語句 53
3.2 并行描述語句 53
3.2.1 并行信號賦值語句 53
3.2.2 并行子結(jié)構(gòu)語句 56
3.2.3 參數(shù)傳遞與元件語句 56
3.2.4 生成語句 59
3.3 VHDL語言中的屬性描述語句 63
3.3.1 數(shù)值屬性 63
3.3.2 函數(shù)屬性 64
3.3.3 信號類屬性 66
第4章 基于VHDL的基礎(chǔ)邏輯電路的設(shè)計 67
4.1 基礎(chǔ)組合邏輯電路的VHDL程序設(shè)計 67
4.1.1 組合邏輯電路的分析方法 67
4.1.2 基本門電路 68
4.1.3 基本編碼譯碼器電路 71
4.1.4 基本選擇器電路 74
4.1.5 基本比較器電路 75
4.2 基礎(chǔ)時序邏輯電路的VHDL程序設(shè)計 76
4.2.1 時序邏輯電路的分析方法 76
4.2.2 基本觸發(fā)器電路 77
4.2.3 基本寄存器電路 81
4.2.4 基本計數(shù)器電路 84
第5章 基于VHDL的小型數(shù)字電路的設(shè)計 86
5.1 7段數(shù)碼顯示器 86
5.1.1 7段數(shù)碼顯示器的原理 86
5.1.2 7段數(shù)碼顯示器的VHDL設(shè)計 87
5.2 分頻器 89
5.2.1 4分頻電路 90
5.2.2 任意偶數(shù)分頻電路 92
5.2.3 3分頻電路 93
5.3 鍵盤掃描電路 96
5.3.1 鍵盤掃描電路原理 96
5.3.2 鍵盤掃描電路的VHDL設(shè)計 97
5.4 狀態(tài)機 102
5.4.1 狀態(tài)機的原理和分類 102
5.4.2 狀態(tài)機的VHDL設(shè)計 103
第6章 FPGA原理及當(dāng)前發(fā)展現(xiàn)狀 108
6.1 可編程邏輯器件FPGA/CPLD的概念與區(qū)別 108
6.1.1 CPLD和FPGA的概念和產(chǎn)生歷史 108
6.1.2 CPLD和FPGA的區(qū)別 109
6.2 FPGA的原理及內(nèi)部結(jié)構(gòu) 110
6.2.1 查找表的原理 110
6.2.2 基于查找表的FPGA結(jié)構(gòu) 111
6.3 FPGA主要廠商及其主要產(chǎn)品介紹 114
6.3.1 Xilinx公司FPGA產(chǎn)品介紹 114
6.3.2 Altera公司FPGA產(chǎn)品介紹 117
6.3.3 Lattice公司FPGA產(chǎn)品介紹 118
第7章 用ISE 9.1i開發(fā)FPGA 121
7.1 設(shè)計開始 121
7.1.1 ISE 9.1i及Modelsim 6.0SE的安裝 121
7.1.2 ISE 9.1i的運行及Modelsim 6.0SE的配置 121
7.2 工程及源文件創(chuàng)建 122
7.3 設(shè)計仿真 127
7.3.1 創(chuàng)建Testbench波形源文件 127
7.3.2 調(diào)用Modelsim 6.0進行行為仿真 129
7.3.3 調(diào)用Modelsim 6.0進行轉(zhuǎn)換后仿真 130
7.3.4 調(diào)用Modelsim 6.0進行映射后仿真 132
7.3.5 調(diào)用Modelsim 6.0進行布線后仿真 133
7.4 時序約束 134
7.5 管腳分配 136
7.6 程序下載 138
第8章 FPGA常用設(shè)計思想與技巧 142
8.1 FPGA設(shè)計中的幾個基本概念 142
8.1.1 建立時間和保持時間 142
8.1.2 FPGA中的競爭和冒險現(xiàn)象 143
8.1.3 正確處理清零和置位信號 145
8.1.4 正確認(rèn)識和使用觸發(fā)器和鎖存器 146
8.2 FPGA設(shè)計的原則與常用思想 147
8.2.1 面積和速度的平衡互換原則 147
8.2.2 基于硬件的原則 148
8.2.3 基于系統(tǒng)的原則 149
8.2.4 同步設(shè)計的原則 149
8.2.5 基于乒乓操作的設(shè)計思想 150
8.2.6 串并轉(zhuǎn)換的設(shè)計方法 151
8.2.7 流水線操作的設(shè)計思想 152
8.2.8 數(shù)據(jù)接口同步的方法 152
8.3 FPGA各種設(shè)計技巧詳解 154
8.3.1 利用IF語句和CASE語句的特點實現(xiàn)速度與面積的平衡 154
8.3.2 靈活利用IF語句對設(shè)計進行局部調(diào)整 156
8.3.3 利用資源共享提高資源利用率 157
8.3.4 正確選擇和使用加法電路 160
8.3.5 在狀態(tài)機設(shè)計中實現(xiàn)組合邏輯和時序邏輯的分離 161
8.3.6 減少關(guān)鍵路徑的邏輯級數(shù) 164
8.3.7 合理采用流水線操作 165
8.3.8 復(fù)制電路減少扇出提高設(shè)計速度 166
8.3.9 利用電路的等價性巧妙地分配延時 167
8.3.10 高效利用IOB資源 167
8.3.11 合理使用RAM資源 169
8.4 有關(guān)FPGA可靠性設(shè)計的一些注意事項總結(jié) 170
8.5 有關(guān)FPGA管腳分配技巧的說明 172
第9章 基于FPGA的大中型實例設(shè)計 175
9.1 通用串行異步收發(fā)接口的FPGA設(shè)計 175
9.1.1 UART簡介 175
9.1.2 UART的設(shè)計與實現(xiàn) 176
9.2 I2C總線接口的FPGA實現(xiàn) 188
9.2.1 I2C總線的特點及原理 188
9.2.2 用FPGA設(shè)計I2C總線的思路分析 189
9.2.3 I2C總線的FPGA實現(xiàn) 190
9.3 PS/2接口的FPGA設(shè)計 205
9.3.1 PS/2接口的基礎(chǔ)知識介紹 205
9.3.2 PS/2接口的FPGA設(shè)計 207
9.4 FIFO的FPGA設(shè)計 222
9.4.1 FIFO的基本知識介紹 222
9.4.2 同步FIFO的FPGA設(shè)計 222
9.4.3 異步FIFO的FPGA設(shè)計 228
9.5 話音通信實例 238
9.5.1 CMX649芯片功能簡介 238
9.5.2 CMX649寄存器配置時序要求 239
9.5.3 S通信協(xié)議簡介 240
9.5.4 話音通信的FPGA實現(xiàn) 240
9.6 HDLC協(xié)議的FPGA設(shè)計 262
9.6.1 HDLC協(xié)議的基礎(chǔ)內(nèi)容 262
9.6.2 HDLC協(xié)議的頂層模塊設(shè)計 263
9.6.3 HDLC存儲器的設(shè)計 270
9.6.4 HDLC數(shù)據(jù)發(fā)送模塊設(shè)計 278
9.6.5 HDLC協(xié)議接收模塊的設(shè)計 288
參考文獻 300