數(shù)字系統(tǒng)電子自動化設計教程

第1章  緒論
§1.1  數(shù)字系統(tǒng)電子自動化設計和PLD的發(fā)展概況
1.1.1  數(shù)字系統(tǒng)電子自動化設計的歷程
1.1.2  可編程邏輯器件的發(fā)展概述
§1.2  可編程邏輯器件的基本結(jié)構(gòu)
1.2.1  簡單可編程邏輯器件（SPLD）的基本結(jié)構(gòu)
1.2.2  PAL的原理與使用
1.2.3  GAL的原理與特點
§1.3  可編程ASIC及其特點
1.3.1  可編程ASIC簡介
1.3.2  可編程ASIC的特點及發(fā)展
§1.4  可編程邏輯器件的分類
1.4.1  按互連特性分類
1.4.2  按編程方法分類
1.4.3  按器件結(jié)構(gòu)的復雜程度分類
1.4.4  PLD的主流廠商及主要產(chǎn)品簡介
第2章  現(xiàn)代可編程邏輯器件
§2.1  概述
§2.2  Altera的典型可編程邏輯器件
2.2.1  FLEXlOK系列
2.2.2  MAX7000系列
§2.3  Altera器件的邊界掃描測試
2.3.1  引言
2.3.2  IEEE 1149.1—1990邊界掃描測試的結(jié)構(gòu)
2.3.3  邊界掃描寄存器
2.3.4  JTAG BST操作模式控制
2.3.5  JTAG BST操作的使能及原則
2.3.6  邊界掃描描述語言（PSDL）
§2.4  可編程邏輯器件設計中的基本問題及使用該器件的工作條件
2.4.1  引言
2.4.2  可編程邏輯器件設計中的若干基本問題
2.4.3  可編程邏輯器件的工作要求
§2.5  Altera器件的配置與下載
2.5.1  引言
2.5.2  ByteBlaster并口下載電纜及使用
2.5.3  BitBlaster串行下載電纜及使用
第3章  現(xiàn)代數(shù)字系統(tǒng)設計
§3.1  概述
§3.2  現(xiàn)代數(shù)字系統(tǒng)的設計方法
3.2.1  ASM圖的圖形符號
3.2.2  ASM圖的硬件實現(xiàn)
3.2.3  用ASM圖設計小型數(shù)字系統(tǒng)
§3.3  用寄存器傳輸語言（RTL）實現(xiàn)數(shù)字系統(tǒng)簡述
§3.4  數(shù)字系統(tǒng)的自動化設計流程
3.4.1  自頂向下的設計方法
3.4.2  數(shù)字系統(tǒng)自動化設計的流程
3.4.3  在系統(tǒng)編程技術（ISP）
第4章  VHDL語言基礎
§4.1  硬件描述語言概述
§4.2  VHDL語言數(shù)據(jù)類型及運算操作符
4.2.1  VHDL語言的標識符
4.2.2  VHDL語言中的對象
4.2.3  VHDL語言的數(shù)據(jù)類型
4.2.4  VHDL語言的運算操作符
§4.3  VHDL語言程序結(jié)構(gòu)
4.3.1  實體
4.3.2  構(gòu)造體
4.3.3  庫（Library）
4.3.4  包集合（Package）
4.3.5  配置（Configuration）
§4.4  VHDL語言的主要描述語句
4.4.1  順序（Sequential）描述語句
4.4.2  并發(fā)（Concurrent）描述語句
第5章  可編程邏輯器件的開發(fā)系統(tǒng)
§5.1  概述
§5.2  Quartus Ⅱ開發(fā)系統(tǒng)
5.2.1  Quartus Ⅱ 6.0的安裝及設計流程
5.2.2  Quartus Ⅱ軟件的快捷鍵
5.2.3  VHDL文本設計輸入的流程
5.2.4  原理圖設計輸入的流程
§5.3  Quartus Ⅱ開發(fā)系統(tǒng)使用進階
5.3.1  編輯用戶庫
5.3.2  Altera公司的IP Core
5.3.3  在編譯平面圖中查看適配結(jié)果
5.3.4  由RTL Viewer觀看電路結(jié)構(gòu)
5.3.5  由Fechnology Map Viewer觀看綜合結(jié)果
第6章  邏輯電路設計實例
§6.1  組合邏輯電路設計
6.1.1  簡單門電路設計
6.1.2  編碼器、譯碼器電路設計
6.1.3  運算器電路設計
6.1.4  緩沖器電路設計
§6.2  時序邏輯電路設計
6.2.1  觸發(fā)器電路設計
6.2.2  分頻器電路設計
6.2.3  計數(shù)器電路設計
6.2.4  移位寄存器電路設計
§6.3  邏輯電路應用設計
6.3.1  應用設計實例一：數(shù)字密碼鎖設計
6.3.2  應用設計實例二：提升機松繩故障自動保護器設計
參考文獻