Xilinx FPGA設(shè)計基礎(chǔ)（VHDL版）

第1章 緒論
　1.1 邏輯器件概述
　1.2 可編程邏輯器件PLD的發(fā)展歷程
　1.3 FPGA的特點
　1.4 CPLD/FPGA的基本結(jié)構(gòu)
　　1.4.1 CPLD的基本結(jié)構(gòu)
　　1.4.2 FPGA 的基本結(jié)構(gòu)
　　1.4.3 CPLD與FPGA 比較
　1.5 Xilinx FPGA產(chǎn)品介紹
　　1.5.1 Xilinx 公司概述
　　1.5.2 Xlinx FPGA產(chǎn)品
第2章 開發(fā)軟件與開發(fā)流程
　2.1 開發(fā)軟件簡介
　　2.1.1 ISE開發(fā)軟件簡介
　　2.1.2 ISE9.1i的安裝
　　2.1.3 ModelSim仿真軟件簡介
　2.2 一個簡單的開發(fā)項目
　2.3 開發(fā)軟件使用進階
　　2.3.1 ISE9.1i集成開發(fā)環(huán)境界面
　　2.3.2 設(shè)計輸入
　　2.3.3 設(shè)計綜合
　　2.3.4 功能仿真
　　2.3.5 工程實現(xiàn)
　　2.3.6 時序仿真
　　2.3.7 器件配置
第3章 VHDL硬件描述語言
　3.1 VHDL的歷史和概況
　3.2 VHDL基本設(shè)計思想
　3.3 VHDL語言設(shè)計的基本單元
　　3.3.1 實體
　　3.3.2 構(gòu)造體
　　3.3.3 配置
　　3.3.4 包集合
　　3.3.5 庫
　3.4 VHDL語言的對象和數(shù)據(jù)類型
　　3.4.1 VHDL語言的對象類型
　　3.4.2 VHDL語言的數(shù)據(jù)類型
　　3.4.3 不同數(shù)據(jù)類型之間的轉(zhuǎn)換
　3.5 VHDL語言運算操作符
　3.6 VHDL語言的描述語句
　　3.6.1 有關(guān)規(guī)則和基本語句
　　3.6.2 并發(fā)描述語句
　　3.6.3 順序描述語句
　　3.6.4 其他語句
　3.7 VHDL的層次結(jié)構(gòu)設(shè)計
　　3.7.1 參數(shù)與參數(shù)配置
　　3.7.2 元件與元件例化
　　3.7.3 generate語句
　　3.7.4 子程序（Subprogram）
　　3.7.5 VHDL的行為級建模與RTL建模
　3.8 有限狀態(tài)機（FSM）
　　3.8.1 有限狀態(tài)機（FSM）
　　3.8.2 一個FSM的RTL代碼實例
第4章 Xilinx IP核
　4.1 Xilinx的IP介紹
　4.2 Xilinx IP配置工具及使用方法
　4.3 時鐘管理IP
　　4.3.1 DCM模塊
　　4.3.2 DCM的使用方法
第5章 FPGA的配置和電源設(shè)計
　5.1 FPGA的配置
　　5.1.1 FPGA的配置引腳
　　5.1.2 FPGA的配置模式
　　5.1.3 FPGA的配置流程
　　5.1.4 FPGA的配置電路
　5.2 FPGA的電源設(shè)計
　　5.2.1 FPGA的電源指標
　　5.2.2 FPGA的功耗估計
　　5.2.3 FPGA的電源解決方案
第6章 VHDL程序設(shè)計實驗
　6.1 實驗一 層次化工程的創(chuàng)建
　6.2 實驗二 仿真測試平臺的創(chuàng)建
　6.3 實驗三 存儲器和記錄類型實驗
　6.4 實驗四 n比特計數(shù)器及RTL驗證實驗
　6.5 實驗五 比較器實驗
　6.6 實驗六 算術(shù)邏輯單元實驗
　6.7 實驗七 狀態(tài)機實驗
　6.8 實驗八 計數(shù)器實驗
　6.9 實驗九 IP核應用實驗
　6.10 實驗十 數(shù)字時鐘管理IP核實驗
第7章 FPGA邏輯設(shè)計實驗
　7.1 實驗一 熟悉Xilinx開發(fā)工具
　7.2 實驗二 結(jié)構(gòu)體生成向?qū)Ш蚉ACE
　7.3 實驗三 全局時鐘約束實驗
　7.4 實驗四 綜合技巧實驗
　7.5 實驗五 IP核生成實驗
　7.6 實驗六 Chipscope調(diào)試實驗
附錄A VHDL關(guān)鍵字
附錄B VHDL中的運算操作符
附錄C VHDL中的描述語句及用法
附錄D VHDL中的屬性定義
附錄E IEEE的標準庫
參考文獻