SystemVerilog硬件設計及建模

定　價：￥45.00

作　者：	（英）Stuart Sutherland，Simon Davidmann，Peter Flake 著
出版社：	科學出版社
叢編項：
標　簽：	算法語言

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ISBN：	9787030198778	出版時間：	2007-01-01	包裝：	平裝
開本：	0開	頁數(shù)：	352	字數(shù)：

內容簡介

　　本書是介紹SystemVetilog（Verilog-2005）的實用圖書。書中深入淺出地介紹SystemVerilog相比于Verilog新增加的特性，包括新的數(shù)據類型、操作符、過程塊語句以及適于SoC設計的接口結構，這些新增加的特性大大提高Verilog的高層抽象能力，彌補’Verilog底層描述能力強但系統(tǒng)級描述能力弱的缺點。為了進一步說明這些新的數(shù)據類型、操作符和過程語句，本書對Verilog語句中的數(shù)據類型、操作符以及過程語句的仿真行為進行深入的分析，以便于讀者加深對Verilog的理解。此外，本書還介紹Sys—temVerilog增加的一些系統(tǒng)連接描述方法，相對于Verilog-2001，這些方法可以進一步簡化系統(tǒng)連接，提高設計效率。本書提供許多代碼例子，這些例子可以從網上下載，有助于讀者對SystemVerilog的學習。本書可供具有一定Verilog基礎的電路設計工程技術人員使用，同時可作為高等院校相關專業(yè)學生參考書。

作者簡介

　　Stuart Sutherland：SystemVerilog和Verilog應用方面的資深專家。早在1993年電氣和電子工程師學會（IEEE）標準化工作剛開始時，就致力于Verilog語言的研究工作，并同時擔任IEEE Verilog標準委員會成員（任Verilog PLI任務組主席和聯(lián)合主席）和IEEE SystemVerilog標準委員會成員（任SystemVerilog Language Refe—fence Manual一書的編輯）。他擁有20多年的硬件設計經驗，以及超過17年的Verilog設計經驗，是Sutherland HDL公司的創(chuàng)始人，在該公司負責提供專業(yè)級的HDL培訓服務。他擁有計算機科學方向電子工程技術專業(yè)學士學位，是The Verilog PLI Handbook和Verilog一2001：A Guide to the New Features of the Verilog HDL的作者。Simon Davidmann：從1978年開始致力于HDL的研究，是英國布魯耐爾大學HILO小組的成員之一。他在1984年成為Simmons Percussion的實時專業(yè)音樂設備的ASIC設計師和嵌入式軟件開發(fā)人員；1988年開始研究Verilog，并成為GDA公司（Gateway Design Automation）的第一個歐洲雇員；在歐洲創(chuàng)建了Chronologic Simu—lation公司、Virtual Chips公司（InSilicon公司）的歐洲辦事處，后來又成為Ambit De—sign公司的歐洲代理人；1998年參與創(chuàng)建了Co—Design Automation公司，并參與開發(fā)了SUPERLOG語言。作為Co—Design公司的CEO，他在SUPERLOG語言轉換到Accellera標準組織，并成為SystemVeri！og前身的過程中發(fā)揮了重要作用。David—mann是Accellera SystemVerilog和IEEE 1364 Verilog委員會的成員，是多個技術公司和EDA公司的顧問和主要成員，還是倫敦大學Queen Mary學院數(shù)字系統(tǒng)系的客座教授。2005年Davidmann創(chuàng)建了Imperas公司，擔任總裁兼CEO。Peter Flake：co—Design Automation公司的創(chuàng)始人之一，是該公司的主要技術人員，SUPERLOG語言的主要締造者。2002年Synopsys公司收購Co—Design公司后，他成為Synopsys公司的科研人員。Flake在EDA領域的工作生涯超過30年：當他在英國布魯耐爾大學和Gen Rad公司時，就是HILO開發(fā)項目的語言架構師和項目領導者，HILO是20世紀80年代早期和中期第一個商用的基于HDL的仿真、故障仿真和時序分析系統(tǒng)。2005年他成為Imperas公司的首席科學家。他擁有英國劍橋大學的藝術碩士學位，并在多個學術會議上作過有關HDL的報告。

圖書目錄

第1章 SystemVerilog介紹
1.1 SystemVeriIog起源
1.1.1 SystemVerilog標準的發(fā)展歷程
1.1.2 SystemVerilog獲得的捐贈
1.2 SystemVerilog針對硬件設計的關鍵增強
1.3 小結
第2章 SystemVerilog聲明的位置
2.1 包(package)
2.1.1 包的定義
2.1.2 引用包的內容
2.1.3 綜合指導
2.2 Sunit編譯單元聲明
2.2.1 編碼指導
2.2.2 SystemVerilog標識符搜索規(guī)則
2.2.3 源代碼順序
2.2.4 將包導入Sunit的編碼原則
2.2.5 綜合指導
2.3 未命名語句塊中的聲明
2.3.1 未命名塊中的局部變量
2.4 仿真時間單位和精度
2.4.1 Verilog編譯指令timescale
2.4.2 包含時間單位的時間值
2.4.3 范圍級（scope—level）時間單位和精度
2.4.4 編譯單元的時間單位和精度
2.5 小結
第3章 SystemVerilog文本值和數(shù)據類型
3.1 加強的文本值賦值
3.2 define增強
3.2.1 字符串內的宏變量替換
3.2.2 通過宏建立標識符名
3.3 SystemVerilog變量
3.3.1 對象類型和數(shù)據類型
3.3.2 SystemVerilog四態(tài)變量
3.3.3 SystemVerilog兩態(tài)變量
3.3.4 顯式及隱式變量和線網類型
3.3.5 綜合指導
3.4 在RTL模型中使用兩態(tài)類型
3.4.1 兩態(tài)類型的特點
3.4.2 兩態(tài)類型和四態(tài)類型仿真
3.4.3 在case語句中使用兩態(tài)類型
3.5 數(shù)據類型規(guī)則的放寬
3.6 有符號和無符號修飾符
3.7 靜態(tài)和自動變量
3.7.1 靜態(tài)變量和自動變量的初始化
3.7.2 自動變量的綜合指導
3.7.3 靜態(tài)和自動變量的使用原則
3.8 變量初始化的確定性
3.8.1 初始化確定機制
3.8.2 時序邏輯的異步輸入初始化
3.9 強制類型轉換
3.9.1 靜態(tài)轉換（編譯時轉換）
3.9.2 動態(tài)強制類型轉換
3.9.3 綜合指導
3.10 常數(shù)
3.11 小結
第4章用戶自定義和枚舉數(shù)據類型
4.1 用戶自定義類型
4.1.1 局部typedef聲明
4.1.2 共享typedef定義
4.1.3 用戶自定義類型的命名習慣
4.2 枚舉數(shù)據類型
4.2.1 枚舉類型標簽序列
4.2.2 枚舉類型標簽作用域
4.2.3 枚舉類型值
4.2.4 枚舉類型的基類
……
第5章數(shù)組、結構體和聯(lián)合體
第6章 SystemVerilog過程塊、任務和函數(shù)
第7章過程語句
第8章有限狀態(tài)機建模
第9章層次化設計
第10章接口
第11章一個完整設計的建模
第12章行為級和交易級建模
附錄A SystemVerilog形式定義（BNF）
附錄B Verilog和SystemVerilog保留關鍵字
附錄C SUPERLOG的歷史，即SystemVerilog的開端