數(shù)字電子電路

第l章 數(shù)制與邏輯代數(shù)
1.1 數(shù)制及其轉(zhuǎn)換
1.1.1 基數(shù)
1.1.2 十進制數(shù)、二進制數(shù)、八進制數(shù)和十六進制數(shù)
1.1.3 各進制數(shù)之間相互轉(zhuǎn)換
1.2 邏輯變量與邏輯運算
1.3 邏輯代數(shù)
1.3.1 邏輯代數(shù)的公理和電路
1.3.2 邏輯代數(shù)的定理I
1.3.3 邏輯代數(shù)的定理Ⅱ
1.3.4 邏輯代數(shù)的定理Ⅲ
1.3.5 邏輯代數(shù)定律總結(jié)
1.4 邏輯函數(shù)
1.4.1 兩個變量的邏輯函數(shù)
1.4.2 邏輯符號
1.4.3 邏輯電路圖
1.4.4 邏輯函數(shù)的化簡
1.4.5 卡諾圖描述法
1.4.6 卡諾圖化簡邏輯函數(shù)的原理
1.4.7 含有任意項的邏輯函數(shù)的表示方法
第2章 組合邏輯電路
2.1 邏輯門
2.1.1 半導(dǎo)體二極管、三極管和MOS管的開關(guān)特性
2.1.2 基本邏輯門
2.1.3 典型集成邏輯門
2.2 常用組合邏輯電路
2.2.1 組合邏輯電路基本概念
2.2.2 組合邏輯電路分析
2.3 加法器
2.3.1 半加器電路
2.3.2 全加器電路
2.4 編碼器
2.5 解碼器
2.6 數(shù)值比較器
2.6.1 一致電路
2.6.2 大小比較電路
2.7 數(shù)據(jù)選擇器與分配器
2.7.1 數(shù)據(jù)選擇器
2.7.2 數(shù)據(jù)分配器
2.8 組合邏輯電路中的競爭與險象
2.8.1 邏輯競爭與險象
2.8.2 邏輯險象的識別
2.8.3 邏輯險象的消除方法
第3章 集成觸發(fā)器
3.1 集成觸發(fā)器的概念及分類
3.2 基本RS觸發(fā)器
3.2.1 RS NOR(或非)閉鎖電路
3.2.2 RS NAND(與非)閉鎖電路
3.3 同步RS觸發(fā)器
3.4 邊沿觸發(fā)器
3.5 主從觸發(fā)器
3.6 T觸發(fā)器和D觸發(fā)器
3.7 集成觸發(fā)器的使用及參數(shù)測試
3.7.1 應(yīng)用集成觸發(fā)器應(yīng)注意的問題
3.7.2 集成觸發(fā)器的參數(shù)及測試
3.7.3 集成觸發(fā)器應(yīng)用舉例
第4章 計數(shù)器與寄存器
4.1 順序電路
4.2 同步計數(shù)器
4.3 異步計數(shù)器
4.3.1 2n進制脈動計數(shù)器的設(shè)計
4.3.2 n進制計數(shù)器
4.4 序列信號發(fā)生器
4.5 移位寄存器
第5章 半導(dǎo)體存儲器與可編程邏輯器件
5.1 靜態(tài)存儲器(SRAM)
5.2 動態(tài)存儲器
5.3 只讀存取存儲器
5.4 存儲器單元的構(gòu)成
5.5 存儲器容量的擴展
5.6 可編程邏輯器件綜述
5.7 可編程邏輯器件的表示方法
5.8 可編程邏輯器件的基本結(jié)構(gòu)
第6章 脈沖單元電路
6.1 脈沖信號
6.1.1 正弦波與非正弦波
6.1.2 非正弦波的種類
6.1.3 脈沖波的基本概念
6.2 脈沖電路
6.2.1 脈沖電路的基本知識
6.2.2 各種脈沖電路
6.3 集成門構(gòu)成的脈沖單元電路
6.3.1 數(shù)字IC與脈沖電路
6.3.2 與非門構(gòu)成的多諧振蕩器
6.3.3 觸發(fā)器IC
6.4 脈沖電路應(yīng)用
6.4.1 頻率計數(shù)器
6.4.2 電視接收機中的脈沖電路
第7章 模數(shù)轉(zhuǎn)換器和數(shù)模轉(zhuǎn)換器
7.1 數(shù)模轉(zhuǎn)換器
7.1.1 D／A變換電路的原理
7.1.2 權(quán)電阻網(wǎng)絡(luò)D／A轉(zhuǎn)換器
7.1.3 串聯(lián)型D／A變換電路
7.2 模數(shù)轉(zhuǎn)換器
7.2.1 A／D轉(zhuǎn)換器的基本工作原理
7.2.2 A／D轉(zhuǎn)換器的主要電路形式
7.2.3 A／D換器的主要技術(shù)指標
附錄A 美國標準信息交換碼(ASCII)
附錄B 國產(chǎn)半導(dǎo)體集成電路型號命名(GB3430-82)
附錄C TTL和CMOS邏輯門電路的技術(shù)參數(shù)
附錄D 電器圖用圖形符號二進制邏輯單元(GB4728.12-85)簡介
附錄E 常用邏輯符號對照表