超大規(guī)模集成電路（系統(tǒng)和電路的設(shè)計原理）

第一章MOS晶體管原理
l.1MOS晶體管概述
1.1.1金屬氧化半導(dǎo)體（MOS）的結(jié)構(gòu)
1.1.2外部偏置下的MOS系統(tǒng)
l.1.3MOS晶體管（MOSFET）的結(jié)構(gòu)和工作原理
l.2MOS晶體管計算模型
1.2.1MOSFET電流－電壓特性
l.2.2MOS晶體管電容
l.3MOS反相器的直流特性分析
l.3.l簡介
1.3.2電阻負(fù)載反相器
1.3.3n型MOS晶體管負(fù)載反相器
l.3.4CMOS反相器

第二章加工工藝概述
2.1CMOS加工工藝
2.l.1硅片
2.l.2光刻工藝和阱區(qū)確定
2.1.3擴散法和離子注入法
2.1.4化學(xué)氣相沉積和作用區(qū)的確定
2.l.5場區(qū)注入和場區(qū)氧化
2.1.6場區(qū)氧化層的生長
2.1.7柵氧化和閾值電壓調(diào)整
2.1.8多晶硅柵的形成
2.1.9注入結(jié).淀積SuO2與打開接觸孔
2.1.10退火.淀積金屬模型以及淀積覆蓋玻璃
2.l.11可以替換的工藝步驟
2.2雙極工藝
2.3CMOS版圖與設(shè)計規(guī)則
2.4高級CMOS工藝

第三章電路抽象及性能估計
3.1MOS反相器的動態(tài)特性和互連效應(yīng)
3.1.I簡介
3.1.2MOS器件的電阻估計
3.1.3MOS器件的電容估計
3.l.4延遲時間定義
3.1.5延遲時間的計算
3.1.6有延時約束的反相器設(shè)計
3.1.7互連寄生效應(yīng)的估算
3.l.8互連線延時的計算
3.1.9CMOS反相器的動態(tài)功耗
3.2CMOS組合電路的設(shè)計及其性能
3.2.1介紹
3.2.2靜態(tài)CMOS的設(shè)計
3.2.3動態(tài)CMOS的設(shè)計
3.3功耗問題
3.3.l電源和功耗
3.3.2邏輯門的翻轉(zhuǎn)頻率
3.3.3靜態(tài)CMOS電路中的毛刺
3.3.4靜態(tài)CMOS電路中的短路電流
3.3.5低功耗CMOS設(shè)計
3.4何選擇邏輯類型
3.5總結(jié)

第四章CMOS電路和邏輯設(shè)計
4.l引言
4.2CMOS邏輯門設(shè)計
4.2.1扇入和扇出
4.2.2典型的CMOS與非門和或非門延時
4.2.3MOS管尺寸的確定
4.2.4小結(jié)
4.3簡單邏輯門的基本物理版圖設(shè)計
4.3.1反相器
4.3.2與非門和或非門
4.3.3綜合的邏輯門版圖設(shè)計
4.3.4CMOS標(biāo)準(zhǔn)單元的設(shè)計
4.3.5門陣列版圖設(shè)計
4.3.6CMOS單元陣列的門陣列版圖設(shè)計
4.3.7邏輯門版圖設(shè)計的一般原則
4.3.8版圖的性能優(yōu)化
4.3.9傳輸門版圖的設(shè)計考慮
4.3.102輸入多路復(fù)用器
4.4CMOS邏輯結(jié)構(gòu)
4.4.1CMOS互補邏輯
4.4.2雙CMOS邏輯
4.4.3偽NMOS邏輯
4.4.4動態(tài)CMOS邏輯
4.4.5鐘控CMOS邏輯（C2MOS）
4.4.6傳輸管邏輯
4.4.7CMOS多米諾邏輯
4.4.8改進(jìn)的多米諾邏輯（拉鏈CMOS）
4.4.9級聯(lián)電壓開關(guān)邏輯（CVSL）
4.4.10SFPL邏輯
4.4.11小結(jié)
4.5時種方案的抉擇
4.5.l鐘控系統(tǒng)
4.5.2鎖存器和寄存器
4.5.3系統(tǒng)時間
4.5.4建立和保持時間
4.5.5單向存儲器結(jié)構(gòu)
4.5.6鎖相環(huán)時鐘技術(shù)
4.5.7亞穩(wěn)態(tài)和同步失效
4.5.8單向邏輯結(jié)構(gòu)
4.5.9兩相時鐘
4.5.10兩相存儲器結(jié)構(gòu)
4.5.11兩相邏輯結(jié)構(gòu)
4.5.12四相時鐘
4.5.13四相存儲器結(jié)構(gòu)
4.5.14四相邏輯結(jié)構(gòu)
4.5.15推薦的時鐘方法
4.5.16時鐘分布
4.6輸入／輸出（I／O）結(jié)構(gòu)
4.6.l總體的安排
4.6.2VDD和VSS壓焊塊
4.6.3輸出壓焊塊
4.6.4輸入壓焊決
4.6.5三態(tài)壓焊塊和雙向壓焊塊
4.6.6其他壓焊塊
4.6.7射極耦合邏輯（ECL）和低電壓擺幅壓焊塊
4.7低功耗設(shè)計

第五章SOC設(shè)計方法學(xué)
5.1ASIC設(shè)計方法介紹及發(fā)展趨勢
5.2SOC設(shè)計過程概述
5.2.l模塊的設(shè)計
5.2.2VC的交接
5.2.3芯片集成
5.2.4軟件開發(fā)
5.3集成環(huán)境和SOC設(shè)計
5.3.l應(yīng)用環(huán)境庫
5.3.2硬件內(nèi)核的實現(xiàn)
5.4功能結(jié)構(gòu)綜合設(shè)計
5.4.l功能結(jié)構(gòu)綜合設(shè)計概述
5.4.2設(shè)計方法比較
5.4.3新設(shè)計方法的應(yīng)用
5.5總線結(jié)構(gòu)的設(shè)計
5.5.1系統(tǒng)芯片總線結(jié)構(gòu)概述
5.5.2設(shè)計數(shù)據(jù)通信網(wǎng)絡(luò)
5.5.3以應(yīng)用庫環(huán)境為基礎(chǔ)的設(shè)計方法
5.5.4總線結(jié)構(gòu)的驗證
5.6SOC中的軟件設(shè)計
5.6.l嵌入式軟件發(fā)展的現(xiàn)狀
5.6.2嵌入式軟件開發(fā)的問題
5.6.3軟硬件綜合設(shè)計
5.6.4改進(jìn)嵌入式軟件的開發(fā)方法
5.6.5小結(jié)

第六章測試與可測性設(shè)計
6.l概述
6.2故障模型和測試矢量生成
6.2.l故障類型
6.2.2故障模型
6.2.3測試矢量生成
6.3可測試性設(shè)計技術(shù)
6.3.1AdHoc設(shè)計技術(shù)
6.3.2掃描技術(shù)
6.3.3內(nèi)建自測試技術(shù)
6.3.4IDDQ測試
6.4系統(tǒng)芯片的測試與可測性設(shè)計
6.4.l系統(tǒng)芯片測試的一般模型
6.4.2虛擬插座接口
6.4.3嵌入內(nèi)核的內(nèi)部測試
6.4.4嵌入內(nèi)核的外部訪問機制
6.5測試策略和技術(shù)

第七章微處理器IP核的設(shè)計
7.l微處理器核的基本組成
7.1.l指令系統(tǒng)概述
7.1.2指令和數(shù)據(jù)的尋址方式
7.2數(shù)據(jù)通路的設(shè)計
7.2.l建立局部數(shù)據(jù)通路
7.2.2實現(xiàn)簡單的數(shù)據(jù)通路
7.2.3建立多拍數(shù)據(jù)通路
7.2.4選擇總線結(jié)構(gòu)
7.3控制通路的設(shè)計
7.4流水線的設(shè)計
7.4.l流水線的基本概念
7.4.2流水線設(shè)計考慮
7.5外國功能單元的設(shè)計
7.5.18155IP的組成結(jié)構(gòu)
7.5.28l55IP各關(guān)鍵模塊的設(shè)計

參考文獻(xiàn)