Digital IC System Design數(shù)字IC系統(tǒng)設(shè)計(jì)

定　價(jià)：￥22.00

作　者：	王彬、任艷穎
出版社：	西安電子科技大學(xué)出版社
叢編項(xiàng)：	中國(guó)電子企業(yè)協(xié)會(huì)全國(guó)IC設(shè)計(jì)師考試認(rèn)證委員會(huì)職業(yè)認(rèn)證培訓(xùn)教材
標(biāo)　簽：	暫缺

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ISBN：	9787560615677	出版時(shí)間：	2005-10-11	包裝：	平裝
開(kāi)本：	16開(kāi)	頁(yè)數(shù)：	224	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　IC設(shè)計(jì)是一個(gè)實(shí)踐性很強(qiáng)的行業(yè)。IC設(shè)計(jì)師經(jīng)常發(fā)現(xiàn)，書(shū)本上學(xué)到的東西，和實(shí)踐往往有一定的距離。本書(shū)結(jié)合最先進(jìn)的工具和設(shè)計(jì)方法，針對(duì)IC系統(tǒng)設(shè)計(jì)中幾個(gè)重要的專題進(jìn)行了較為深入的討論。全書(shū)共分9章。第1章概述了IC設(shè)計(jì)流程及常用EDA工具；第2章介紹了算法及架構(gòu)設(shè)計(jì)，對(duì)數(shù)字信號(hào)處理算法的開(kāi)發(fā)、AMBA片上總線、SystemC設(shè)計(jì)語(yǔ)言進(jìn)行了概述；第3章對(duì)RTL設(shè)計(jì)中的一些重要問(wèn)題進(jìn)行了說(shuō)明，并給出了HDL設(shè)計(jì)指南；第4章對(duì)邏輯綜合庫(kù)進(jìn)行了深入講解，這是理解邏輯綜合和靜態(tài)時(shí)序分析的基礎(chǔ)；第5章介紹了高級(jí)綜合技術(shù)，包括自動(dòng)芯片綜合和物理綜合；第6章對(duì)可測(cè)性設(shè)計(jì)進(jìn)行了較深入闡述；第7章講解了靜態(tài)時(shí)序分析的一些重要專題；第8章介紹了實(shí)際中的形式驗(yàn)證技術(shù)；第9章對(duì)低功耗設(shè)計(jì)技術(shù)進(jìn)行了討論。本書(shū)主要針對(duì)IC設(shè)計(jì)人員，也可作為高等院校相關(guān)專業(yè)師生的參考書(shū)。

作者簡(jiǎn)介

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圖書(shū)目錄

第1章 IC系統(tǒng)設(shè)計(jì)概述
1.1 IC系統(tǒng)組成概述
1.2 IC系統(tǒng)設(shè)計(jì)概述
1.2.1 系統(tǒng)級(jí)設(shè)計(jì)
1.2.2 電路/邏輯設(shè)計(jì)
1.2.3 物理設(shè)計(jì)
1.3 IC系統(tǒng)驗(yàn)證分析概述
1.3.1 仿真
1.3.2 靜態(tài)時(shí)序分析
1.3.3 功耗分析
1.3.4 形式驗(yàn)證
1.3.5 物理驗(yàn)證（DRC/LVS）
1.3.6 信號(hào)完整性分析
1.3.7 基于FPGA的驗(yàn)證
1.3.8 測(cè)試
1.4 IC系統(tǒng)設(shè)計(jì)的現(xiàn)狀
第2章系統(tǒng)設(shè)計(jì)——算法與架構(gòu)
2.1 算法設(shè)計(jì)
2.1.1 算法設(shè)計(jì)基礎(chǔ)
2.1.2 數(shù)字信號(hào)處理（DSP）算法綜述
2.1.3 DSP算法的描述
2.2 IC系統(tǒng)架構(gòu)設(shè)計(jì)
2.2.1 SOC架構(gòu)
2.2.2 AHB總線
2.3 基于SystemC的IC系統(tǒng)設(shè)計(jì)
2.3.1 基于SystemC的設(shè)計(jì)流程
2.3.2 SystemC的數(shù)據(jù)類型
2.3.3 SystemC建模基礎(chǔ)
2.3.4 利用SystemC進(jìn)行系統(tǒng)建模的流程
2.4 系統(tǒng)設(shè)計(jì)工具SPW簡(jiǎn)介
第3章數(shù)字IC系統(tǒng)的邏輯設(shè)計(jì)——RTL實(shí)現(xiàn)
3.1 RTL設(shè)計(jì)基礎(chǔ)
3.1.1 同步電路設(shè)計(jì)要求
3.1.2 RTL設(shè)計(jì)步驟
3.1.3 復(fù)位策略
3.1.4 狀態(tài)機(jī)的設(shè)計(jì)
3.1.5 多時(shí)鐘域的處理
3.1.6 時(shí)鐘切換電路
3.2 RTL設(shè)計(jì)指南（Verilog）
3.2.1 命名規(guī)則
3.2.2 設(shè)計(jì)風(fēng)格
第4章數(shù)字IC系統(tǒng)邏輯設(shè)計(jì)基礎(chǔ)
4.1 數(shù)字IC系統(tǒng)基礎(chǔ)：晶體管、反相器、寄存器
4.1.1 MOS晶體管
4.1.2 反相器
4.1.3 寄存器
4.2 標(biāo)準(zhǔn)單元
4.2.1 標(biāo)準(zhǔn)單元的仿真模型基礎(chǔ)
4.2.2 標(biāo)準(zhǔn)單元的綜合模型基礎(chǔ)
4.2.3 反相器的綜合模型
4.2.4 寄存器的綜合庫(kù)模型
4.3 數(shù)據(jù)通路的designware實(shí)現(xiàn)
4.3.1 加法器Dw01-add
4.3.2 乘法器Sw02-mult
第5章 IC設(shè)計(jì)中的綜合技術(shù)
5.1 邏輯綜合
5.1.1 綜合策略
5.1.2 DC中的重要變量及命令
5.2 物理綜合
第6章可測(cè)性設(shè)計(jì)
6.1 可測(cè)性設(shè)計(jì)綜述
6.1.1 測(cè)試儀
6.1.2 故障模型
6.1.3 可測(cè)試設(shè)計(jì)方法概述
6.1.4 自動(dòng)測(cè)試向量生成
6.2 基于掃描路徑的可測(cè)性設(shè)計(jì)
6.2.1 掃描鏈基本原理
6.2.2 面向掃描測(cè)試的RTL設(shè)計(jì)
6.2.3 掃描鏈的綜合
6.3 基于JTAG的可測(cè)性設(shè)計(jì)
6.3.1 JTAG基礎(chǔ)
6.3.2 邊界掃描的實(shí)現(xiàn)
6.4 基于BIST的可測(cè)性設(shè)計(jì)
6.5 自動(dòng)測(cè)試向量的生成——ATPG
第7章靜態(tài)時(shí)序分析
7.1 靜態(tài)時(shí)序分析原理
7.2 靜態(tài)時(shí)序分析中時(shí)鐘的建模
7.3 靜態(tài)時(shí)序分析中的常見(jiàn)問(wèn)題
7.3.1 多周期路徑的設(shè)置
7.3.2 DFT模式
7.3.3 時(shí)鐘門(mén)控信號(hào)的時(shí)序分析
第8章形式驗(yàn)證
8.1 等價(jià)性驗(yàn)證基礎(chǔ)
8.2 formality腳本
8.3 verplex腳本
第9章低功耗設(shè)計(jì)與功耗分析
9.1 IC系統(tǒng)中的功耗
9.2 低功耗設(shè)計(jì)技術(shù)綜述
9.2.1 系統(tǒng)級(jí)的低功耗設(shè)計(jì)
9.2.2 RTL級(jí)的低功耗設(shè)計(jì)
9.2.3 邏輯級(jí)的功耗優(yōu)化技術(shù)
9.2.4 電路級(jí)的低功耗設(shè)計(jì)
9.2.5 物理級(jí)的低功耗設(shè)計(jì)
9.3 功耗分析
9.3.1 基于Power Compiler的功耗分析技術(shù)
9.3.2 基于PrimePower的功耗分析技術(shù)
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參考文獻(xiàn)