EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)

第1章EDA技術(shù)概述
  1.1  EDA技術(shù)的發(fā)展史
  1.2  EDA技術(shù)的主要內(nèi)容
  1.2.1  大規(guī)?？删幊踢壿嬈骷?br />  1.2.2  軟件開(kāi)發(fā)工具
  1.2.3  輸入方式
  1.2.4  相關(guān)廠(chǎng)商概述
  1.3  EDA技術(shù)的發(fā)展趨勢(shì)
  1.3.1  可編程器件的發(fā)展趨勢(shì)
  1.3.2  軟件開(kāi)發(fā)工具的發(fā)展趨勢(shì)
  1.3.3  輸入方式的發(fā)展趨勢(shì)
第2章  常用數(shù)字電路的設(shè)計(jì)方法
  2.1  組合邏輯電路設(shè)計(jì)的一般方法
  2.2  時(shí)序邏輯電路的設(shè)計(jì)
第3章  數(shù)字系統(tǒng)的設(shè)計(jì)
  3.1  數(shù)字系統(tǒng)設(shè)計(jì)概述
  3.1.1  數(shù)字系統(tǒng)的組成
  3.1.2  數(shù)字系統(tǒng)的設(shè)計(jì)方法
  3.1.3  數(shù)字系統(tǒng)設(shè)計(jì)的一般過(guò)程
  3.2  數(shù)字系統(tǒng)的描述方法
  3.2.1  寄存器傳輸語(yǔ)言
  3.2.2  算法狀態(tài)機(jī)圖(ASM圖)
  3.2.3  備有記憶文檔的狀態(tài)圖(MDS)
  3.3  數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
  3.3.1  設(shè)計(jì)任務(wù)
  3.3.2  設(shè)計(jì)過(guò)程
第4章  VHDL語(yǔ)言基礎(chǔ)
  4.1  VHDL概述
  4.1.1  VHDL語(yǔ)言的起源
  4.1.2  VHDL語(yǔ)言的特點(diǎn)
  4.2 VHDL的基本結(jié)構(gòu)
  4.2.1  實(shí)體(ENTITY)
  4.2.2  結(jié)構(gòu)體(ARCHITECTURE)
  4.2.3  庫(kù)(LIBRARY)
4.2.4  程序包(PACKAGE)
  4.2.5  配置(CONFIGURATION)
  4.3  VHDL的數(shù)據(jù)及文字規(guī)則
  4.3.1  VHDL的文字規(guī)則
  4.3.2  VHDL的數(shù)據(jù)對(duì)象(DataObject)
  4.3.3  VHDL的數(shù)據(jù)類(lèi)型(DaraType)
  4.3.4  VHDL的類(lèi)型轉(zhuǎn)換
  4.4 VHDL的操作符(Operator)
  4.4.1  操作符的種類(lèi)
  4.4.2  操作符的優(yōu)先級(jí)
  4.4.3  邏輯操作符(LogicalOperator)
  4.4.4  關(guān)系操作符(RelationalOperatof)
  4.4.5  算術(shù)操作符(ArithmeticOperator)
  4.5  VHDL的／順序語(yǔ)句(SequentialStatement)
  4.5.1  賦值語(yǔ)句
  4.5.2  流程控制語(yǔ)句
  4.5.3  等待語(yǔ)句(WAIT)
  4.5.4  子程序調(diào)用語(yǔ)句
  4.5.5  返回語(yǔ)句(RETURN)
  4.5.6  空操作語(yǔ)句(NULL)
  4.5.7  其他順序語(yǔ)句
  4.6  VHDL的并行語(yǔ)句(ConcurrentStatement)
  4.6.1  塊語(yǔ)句(BlockStatement)
  4.6.2  進(jìn)程語(yǔ)句(ProcessStatement)
  4.6.3  并行過(guò)程調(diào)用語(yǔ)句(ConcurrentProcedureCall)
  4.6.4  并行信號(hào)賦值語(yǔ)句(ConcurrentSignalAssignment
  4.6.5  元件例化語(yǔ)句(Componentlnstantiation)
  4.6.6  生成語(yǔ)句(GenerateStatement)
第5章  可編程邏輯器件
  5.1  可編程邏輯器件的基本結(jié)構(gòu)及分類(lèi)
  5.1.1概述
  5.1.2  基本結(jié)構(gòu)及分類(lèi)
  5.2  低密度可編程邏輯器件GAL
  5.2.1  GAL器件的基本結(jié)構(gòu)
  5.2.2  GAL器件的介紹
  5.2.3  應(yīng)用GAL的設(shè)計(jì)
  5.3  復(fù)雜可編程邏輯器件CPLD
  5.3.1  CPLD的基本結(jié)構(gòu)
  5.3.2  Altera公司的器件特點(diǎn)
  5.3.3  Lattice公司的器件產(chǎn)品
  5.4  現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)的基本結(jié)構(gòu)
  5.4.1  FPGA的整體結(jié)構(gòu)
  5.4.2  SpartanII E系列的基本結(jié)構(gòu)
  5.4.3  XilinxFPGA其他系列簡(jiǎn)介
  5.5  其他可編程器件
  5.5.1  在系統(tǒng)可編程數(shù)字開(kāi)關(guān)GDS和互連器件GDX
  5.5.2  在系統(tǒng)可編程模擬器件
第6章  開(kāi)發(fā)軟件
  6.1  MAX+plusⅡ簡(jiǎn)介
  6.2  MAX+plusⅡ的安裝
  6.3  MAX+plus II的應(yīng)用
  6.3.1  MAX+plusⅡ下的VHDL實(shí)例
  6.3.2  利用庫(kù)快速生成功能模塊文件
  6.4  ispLEVER簡(jiǎn)介
  6.5  ispLEVER開(kāi)發(fā)工具的原理圖輸入
  6.6  ispLEVER工具中用VHDL和Verilog語(yǔ)言輸入的設(shè)計(jì)
第7章  設(shè)計(jì)實(shí)例
  實(shí)例1  設(shè)計(jì)38譯碼器
  實(shí)例2  設(shè)計(jì)BCD七段顯示譯碼器
  實(shí)例3  設(shè)計(jì)計(jì)數(shù)器
  實(shí)例4  設(shè)計(jì)模擬74LSl60計(jì)數(shù)器
  實(shí)例5  設(shè)計(jì)交通燈控制器
  實(shí)例6  設(shè)計(jì)乒乓球游戲機(jī)
  實(shí)例7  設(shè)計(jì)掃描數(shù)碼顯示器
  實(shí)例8  數(shù)字頻率計(jì)的設(shè)計(jì)
  實(shí)例9  設(shè)計(jì)數(shù)字鐘
  實(shí)例10  正弦信號(hào)發(fā)生器
  附錄A  縮略語(yǔ)詞匯表
  附錄B  常用可編程邏輯器件引腳圖
  參考文獻(xiàn)