數(shù)字專用集成電路的設(shè)計(jì)與驗(yàn)證

第1章  概述
 1. 1  引言
 1. 1. 1  集成電路產(chǎn)業(yè)的發(fā)展歷程
 1. 1. 2  摩爾定律
 1. 1. 3  集成電路設(shè)計(jì)方法
 1. 2  ASIC的概念
 1. 2. 1  門陣列和標(biāo)準(zhǔn)單元(Gate Array and Standard Cell)
 1. 2. 2  ASIC類型的選擇
 1. 3  ASIC開發(fā)流程
 1. 3. 1  ASIC開發(fā)流程
 1. 3. 2  預(yù)研階段
 1. 3. 3  頂層設(shè)計(jì)階段
 1. 3. 4  模塊級詳細(xì)設(shè)計(jì)階段
 1. 3. 5  模塊實(shí)現(xiàn)階段
 1. 3. 6  子系統(tǒng)仿真階段
 1. 3. 7  系統(tǒng)仿真, 綜合和版圖設(shè)計(jì)前門級仿真階段
 1. 3. 8  后端版面設(shè)計(jì)階段
 1. 3. 9  版面設(shè)計(jì)后仿真/綜合階段
 1. 3. 10  生產(chǎn)簽字
 1. 3. 11  測試硅片準(zhǔn)備階段
 1. 3. 12  硅片測試階段
 1. 3. 13  小結(jié)
 1. 4  中國集成電路發(fā)展現(xiàn)狀
 1. 4. 1  產(chǎn)業(yè)現(xiàn)狀
 1. 4. 2  市場需求預(yù)測
 第2章  Verilog HDL硬件描述語言簡介
 2. 1  電子系統(tǒng)設(shè)計(jì)方法的演變過程
 2. 2  硬件描述語言綜述
 2. 2. 1  什么是硬件描述語言(HDL)
 2. 2. 2  為什么使用硬件描述語言
 2. 2. 3  HDL的發(fā)展歷史
 2. 2. 4  HDL語言的主要特征
 2. 2. 5  VerilogHDL與VHDL的比較
 2. 2. 6  硬件描述語言的最新發(fā)展
 2. 3  VerihgHDL的基礎(chǔ)知識
 2. 3. 1  程序結(jié)構(gòu)
 2. 3. 2  詞法習(xí)俗
 2. 3. 3  數(shù)據(jù)類型
 2. 3. 4  運(yùn)算符與表達(dá)式
 2. 3. 5  控制結(jié)構(gòu)
 2. 3. 6  賦值語句
 2. 3. 7  任務(wù)與函數(shù)結(jié)構(gòu)
 2. 3. 8  時序控制
 2. 4  VerilogHDL的設(shè)計(jì)模擬與仿真
 2. 4. 1  測試模塊
 2. 4. 2  編譯指令
 第3章  ASIC前端設(shè)計(jì)
 3. 1  引言
 3. 2  ASIC前端設(shè)計(jì)概念
 3. 3  ASIC前端設(shè)計(jì)的工程規(guī)范
 3. 3. 1  文檔階段的規(guī)范
 3. 3. 2  編碼階段的規(guī)范
 3. 3. 3  驗(yàn)證階段的規(guī)范
 3. 4  設(shè)計(jì)思想
 3. 4. 1  層次化設(shè)計(jì)
 3. 4. 2  串行設(shè)計(jì)
 3. 4. 3  并行設(shè)計(jì)
 3. 4. 4  流水線(Pipeline)設(shè)計(jì)
 3. 5  結(jié)構(gòu)設(shè)計(jì)
 3. 5. 1  行為級綜合
 3. 5. 2  可測性設(shè)計(jì)
 3. 6  同步電路
 3. 6. 1  同步系統(tǒng)的優(yōu)缺點(diǎn)
 3. 6. 2  同步系統(tǒng)中的時鐘分配網(wǎng)絡(luò)
 3. 7  ASIC前端設(shè)計(jì)基于時鐘的劃分
 3. 8  同步時鐘設(shè)計(jì)
 3. 8. 1  同步時鐘功能模塊設(shè)計(jì)
 3. 8. 2  有限狀態(tài)機(jī)(FSM)的設(shè)計(jì)
 3. 8. 3  先進(jìn)先出隊(duì)列(FIFO)的設(shè)計(jì)
 3. 8. 4  仲裁器(Arbiter)的設(shè)計(jì)
 3. 8. 5  存儲器接口的一個簡單設(shè)計(jì)實(shí)例
 3. 8. 6  同步時鐘設(shè)計(jì)總結(jié)
 3. 9  ASIC異步時鐘設(shè)計(jì)
 3. 9. 1  異步時序的定義
 3. 9. 2  亞穩(wěn)態(tài)
 3. 9. 3  同步策略
 3. 9. 4  異步FIFO簡介
 3. 9. 5  異步時鐘設(shè)計(jì)對邏輯的影響
 3. 9. 6  異步時序設(shè)計(jì)總結(jié)
 3. 10  小結(jié)
 第4章  ASIC前端驗(yàn)證
 4. 1  ASIC前端驗(yàn)證綜述
 4. 1. 1  功能驗(yàn)證
 4. 1. 2  功能驗(yàn)證的目的. 作用及面臨的主要問題
 4. 1. 3  黑盒驗(yàn)證與白盒驗(yàn)證
 4. 2  前端驗(yàn)證的一般方法
 4. 2. 1  基于仿真的驗(yàn)證流程(Testcase Based Verification)
 4. 2. 2  形式驗(yàn)證(Formal Verification)
 4. 2. 3  基于命題的驗(yàn)證(Assertion Based Verification)
 4. 3  testbench
 4. 3. 1  行為級和寄存器傳輸級
 4. 3. 2  結(jié)構(gòu)化的testbench
 4. 3. 3  總線功能模型
 4. 4  參考模型(Reference Module)
 4. 4. 1  什么是參考模型
 4. 4. 2  參考模型的設(shè)計(jì)
 4. 4. 3  SystemC
 4. 4. 4  自動生成測試向量
 4. 5  驗(yàn)證組件的整合與仿真
 4. 6  小結(jié)
 第5章  邏輯綜合
 5. 1  綜合的原理和思想
 5. 1. 1  綜合簡介
 5. 1. 2. 寄存器傳輸級電路和門級電路
 5. 2  可綜合的代碼的編寫規(guī)范
 5. 2. 1  if和case
 5. 2. 2  針對較大時延的信號設(shè)計(jì)if和case語句
 5. 2. 3  高性能的編寫程序代碼技術(shù)
 5. 2. 4  一些設(shè)計(jì)的基本規(guī)則
 5. 2. 5  應(yīng)該注意的若干問題
 5. 3  綜合步驟
 5. 3. 1  文件準(zhǔn)備
 5. 3. 2  選擇和設(shè)置邏輯單元庫
 5. 3. 3  初始環(huán)境設(shè)置
 5. 3. 4  設(shè)計(jì)文件讀取和分析
 5. 3. 5  設(shè)置約束條件
 5. 3. 6  選擇wireload模型
 5. 3. 7  設(shè)置時鐘
 5. 3. 8  端口信號約束
 5. 3. 9  選擇綜合優(yōu)化策略
 5. 3. 10  綜合優(yōu)化
 5. 3. 11  時序分析
 5. 4  綜合的若干問題及解決
 5. 4. 1  時序問題的解決
 5. 4. 2  latch問題
 5. 4. 3  不匹配(mismatch)
 第6章  可測性技術(shù)
 6. 1  可測性技術(shù)簡介
 6. 1. 1  可測性技術(shù)的產(chǎn)生
 6. 1. 2  可測性技術(shù)的內(nèi)涵
 6. 1. 3  可測性的關(guān)鍵技術(shù)
 6. 1. 4  可測性技術(shù)的發(fā)展歷程與現(xiàn)狀
 6. 2  Ad-hoc測試技術(shù)
 6. 2. 1  Ad-hoc測試的基本思想
 6. 2. 2  Ad-hoc測試舉例
 6. 2. 3  Ad-hoc測試技術(shù)總結(jié)
 6. 3  掃描技術(shù)
 6. 3. 1  掃描測試的基本思想
 6. 3. 2  掃描測試流程
 6. 3. 3  掃描測試的分類
 6. 4  內(nèi)建自測技術(shù)(BIST)
 6. 4. 1  內(nèi)建自測試技術(shù)的基本思路
 6. 4. 2  BIST中的狀態(tài)圖分析法
 6. 4. 3  串行BIST結(jié)構(gòu)
 6. 4. 4  并行BIST結(jié)構(gòu)
 6. 4. 5  內(nèi)建自測與其他測試技術(shù)的結(jié)合
 6. 5  幾種DFT技術(shù)的比較
 6. 5. 1  占用面積
 6. 5. 2  耗費(fèi)管腳
 6. 5. 3  對原始設(shè)計(jì)的影響
 6. 5. 4  CAD工具的需求
 第7章  后端驗(yàn)證
 7. 1  前仿真與后仿真
 7. 2  邏輯延遲時間的基本概念
 7. 3  門級網(wǎng)表
 7. 4  構(gòu)建后仿真環(huán)境
 7. 4. 1  引腳連接
 7. 4. 2  調(diào)用sdf文件
 附錄A  常用術(shù)語表
 附錄B  Verilog語法和詞匯慣用法
 附錄C  Verilog HDL關(guān)鍵字
 附錄D  Verilog不支持的語言結(jié)構(gòu)
 參考文獻(xiàn)