VHDL數(shù)字系統(tǒng)設(shè)計(jì)（第二版）

　　本書是為本科生和研究生撰寫的教材，主要講述了VHDL的全部特征，也包含了有關(guān)數(shù)字系統(tǒng)設(shè)計(jì)的知識(shí)。全書共分為13章，內(nèi)容包括電子設(shè)計(jì)自動(dòng)化工具的使用、CMOS和可編程邏輯工藝，布爾代數(shù)和組合邏輯設(shè)計(jì)的基本原則，各種建模的技術(shù)，有限狀態(tài)機(jī)的設(shè)計(jì)，以及三個(gè)重要的可測(cè)試性設(shè)計(jì)：掃描路徑、內(nèi)置自檢和邊界掃描等。最后介紹了VHDL-AMS和混合信號(hào)建模。本書與前一版相比的不同之處是在相關(guān)章節(jié)中包含了寫測(cè)試基準(zhǔn)的小節(jié)，同時(shí)增加了有關(guān)VHDL-AMS和混合信號(hào)建模的一章。本書可用做大學(xué)電子、電氣和計(jì)算機(jī)專業(yè)本科生、碩士生的教材，也可用做相關(guān)工程技術(shù)人員的參考書。前言關(guān)于本書當(dāng)本書第一版出版時(shí)，寫一本結(jié)合VHDL和數(shù)字設(shè)計(jì)的書似乎是新穎的想法。就在這時(shí)，幾本相近主題的書出版了。本書現(xiàn)在已被幾所大學(xué)用做教材。此外，本書第一版已被翻譯為波蘭語(yǔ)并在中華人民共和國(guó)出版了英文影印本。這些使我確信寫一本結(jié)合VHDL和數(shù)字系統(tǒng)設(shè)計(jì)的書的想法是很好的，但是我不能確定第一版是否完美。本版（也就是第二版）修改了一些到目前為止所發(fā)現(xiàn)的前一版中的錯(cuò)誤并增加了兩個(gè)重要的主題（這些將在后面說(shuō)明）。本書是作為本科生和研究生所用的教材編寫的。大多數(shù)講述VHDL的圖書以工程師作為對(duì)象，因此，并不講述VHDL的全部特征。同樣，本書所包含的有關(guān)數(shù)字系統(tǒng)設(shè)計(jì)方面的內(nèi)容在其他典型的VHDL書中也不會(huì)涉及。在不同的國(guó)家、大學(xué)或者學(xué)院，電氣、電子和計(jì)算機(jī)工程學(xué)位的教學(xué)大綱有很大的不同。本書的內(nèi)容是通過(guò)數(shù)屆二年級(jí)、三年級(jí)本科生和研究生的教學(xué)和使用發(fā)展而來(lái)的。我們假設(shè)學(xué)生對(duì)布爾代數(shù)和組合邏輯設(shè)計(jì)的原則非常熟悉。在南安普敦大學(xué)，一年級(jí)本科生的教學(xué)大綱也包括了同步時(shí)序設(shè)計(jì)和可編程邏輯的介紹。因此本書是建立在這些基礎(chǔ)上的。過(guò)去我們經(jīng)常認(rèn)為像VHDL這樣的專題對(duì)于二年級(jí)的教學(xué)來(lái)說(shuō)太專業(yè)化，最好能在本科最后一年講述或者作為研究生課程。有幾個(gè)很好的原因使得我們應(yīng)該在課程計(jì)劃中更早地介紹VHDL。隨著集成電路復(fù)雜度的增加，工業(yè)的發(fā)展要求畢業(yè)生具有VHDL以及相關(guān)設(shè)計(jì)工具的知識(shí)。如果將上述課程放在本科生的最后一年，學(xué)生只有很少、甚至沒(méi)有時(shí)間來(lái)將知識(shí)應(yīng)用到實(shí)際工作中去。第二，從與其他國(guó)家同行的交流中可知，現(xiàn)在的學(xué)生在電氣或電子工程以及計(jì)算機(jī)科學(xué)或計(jì)算機(jī)工程的選擇上，都更傾向于后者。VHDL在硬件設(shè)計(jì)方面給計(jì)算機(jī)方向的學(xué)生提供了一個(gè)很好的方法。最后，仿真和綜合工具目前比較成熟，在教學(xué)中使用PC機(jī)構(gòu)建的工作平臺(tái)也相對(duì)比較便宜和容易獲得。第二版中的變化現(xiàn)在看來(lái)，前一版的錯(cuò)誤是在大多數(shù)的例子中用std_ulogic代替了std_logic。從純教學(xué)的觀點(diǎn)來(lái)看，這個(gè)決定是正確的，因?yàn)檫@樣的用法會(huì)清楚地在仿真中指出什么時(shí)候塊的輸出被不經(jīng)意地連在一起。從實(shí)用的觀點(diǎn)來(lái)看，這樣的用法與大多數(shù)業(yè)界的實(shí)際使用不一致，并可能在EDA（electronicdesignautomation）工具中導(dǎo)致一些問(wèn)題。所有的例題已經(jīng)修正為使用std_logic，好幾個(gè)例題也被簡(jiǎn)化了（例如，通過(guò)使用直接實(shí)例化來(lái)簡(jiǎn)化）。在第一版出版時(shí)，有一些EDA工具只支持VHDL1987標(biāo)準(zhǔn)。現(xiàn)在這種情況有了大的改變，因此筆者在第二版中傾向于優(yōu)先使用新的1993標(biāo)準(zhǔn)。當(dāng)然也有一個(gè)22的修訂版。雖然在本書寫作時(shí)幾乎沒(méi)有工具支持新的標(biāo)準(zhǔn)，但標(biāo)準(zhǔn)的變化很小并且只在附錄C中討論了重大的變化（共享變量的形式）。雖然筆者也反對(duì)堅(jiān)持使用IEEEnumeric_std包（與std_logic_arith對(duì)立的包）的傾向，但是業(yè)已證明筆者選擇的正確性。所增加的兩個(gè)主要內(nèi)容有兩種形式。第一，有幾個(gè)章節(jié)現(xiàn)在包括了寫測(cè)試基準(zhǔn)的小節(jié)。通過(guò)仿真驗(yàn)證VHDL模型對(duì)于生產(chǎn)正確的硬件是不可缺少的。據(jù)可靠估計(jì)，至少一半的VHDL是為了驗(yàn)證模型的某種形式而編寫的測(cè)試基準(zhǔn)。因?yàn)檫@方面是如此重要，所以這些資料已經(jīng)包括在需要它們的章節(jié)中，而沒(méi)有單獨(dú)的一個(gè)有關(guān)測(cè)試基準(zhǔn)的章節(jié)。筆者強(qiáng)烈建議讀者用文本仿真模型，并使用這些測(cè)試基準(zhǔn)的例子以得到幫助。第二，新增了有關(guān)VHDL-AMS和混合信號(hào)建模的一章。所有的數(shù)字設(shè)備硬件不得不和“真實(shí)”世界在某一個(gè)方面相互影響。雖然混合信號(hào)仿真器已經(jīng)存在了15年，但是它們的使用因?yàn)樵跀?shù)字部分和模擬部分之間書寫接口模塊的困難而受到限制。VHDL-AMS集成這兩個(gè)世界并提供了幾個(gè)混合信號(hào)仿真器。這一章并不是想要成為在轉(zhuǎn)換設(shè)計(jì)方面的一個(gè)全面的指導(dǎo)，也沒(méi)有描述VHDL-AMS的所有細(xì)節(jié)，但是筆者希望它將會(huì)鼓勵(lì)設(shè)計(jì)者嘗試將他們的系統(tǒng)作為一個(gè)整體來(lái)建模。本書的結(jié)構(gòu)第1章介紹了本書的一些概念，即電子設(shè)計(jì)自動(dòng)化工具的使用、CMOS和可編程邏輯工藝。我們也考慮了一些工程問(wèn)題，像噪聲容限和扇出。在第2章，我們回顧了一下布爾代數(shù)和組合邏輯設(shè)計(jì)的基本原則。我們也將討論時(shí)序和冒險(xiǎn)相關(guān)的問(wèn)題，以及一些數(shù)據(jù)表示的基本技巧。第3章通過(guò)基本邏輯門模型介紹VHDL，強(qiáng)調(diào)了一些重要文檔代碼。我們將展示怎樣構(gòu)造基本門的網(wǎng)表以及怎樣通過(guò)門模擬延時(shí)。我們也將討論參數(shù)化的模塊、常量和未連接的輸入、輸出。通過(guò)使用測(cè)試基準(zhǔn)介紹用VHDL驗(yàn)證VHDL模塊的設(shè)計(jì)觀念。最后，我們簡(jiǎn)要介紹一下配置的概念。第4章描述了各種建模的技術(shù)。組合邏輯塊、緩沖、編碼器、解碼器、多路選擇器、加法器和奇偶檢查器都用一定的并行和順序VHDL代碼結(jié)構(gòu)進(jìn)行了建模。本章、第5章、第6章和第7章中我們?nèi)詫脑O(shè)計(jì)原則、可綜合方面介紹硬件的VHDL模型，雖然到底什么樣的模型和設(shè)計(jì)才可以支持這些特性的討論推遲到第9章才會(huì)介紹。另外，我們也將介紹IEEE相關(guān)符號(hào)。第5章可能是全書最重要的章節(jié)。在此我們將討論被認(rèn)為是數(shù)字系統(tǒng)設(shè)計(jì)的基石：有限狀態(tài)機(jī)的設(shè)計(jì)。我們使用了ASM圖表符號(hào)，描述了從ASM圖表符號(hào)到D觸發(fā)器、次態(tài)和輸出邏輯的設(shè)計(jì)過(guò)程。介紹了狀態(tài)機(jī)的VHDL模型。第6章介紹了各種時(shí)序構(gòu)件塊：鎖存器、觸發(fā)器、寄存器、計(jì)數(shù)器、存儲(chǔ)器和一個(gè)時(shí)序乘法器。對(duì)IEEE相關(guān)符號(hào)、測(cè)試基準(zhǔn)設(shè)計(jì)，以及VHDL代碼結(jié)構(gòu)的引入，我們使用與第4章一樣的格式。第7章把前面三章介紹的概念組合起來(lái)。ASM圖標(biāo)符號(hào)被擴(kuò)展到包括兩個(gè)狀態(tài)機(jī)和寄存器的輸出，因此有了數(shù)據(jù)通路控制器的劃分。從這里，我們用硬件術(shù)語(yǔ)解釋了指令集的思想，并進(jìn)一步用VHDL對(duì)一個(gè)非常簡(jiǎn)單的微處理器建模。這也提供了介紹VHDL子程序和包的方法。VHDL仍然是一個(gè)建模語(yǔ)言。第8章描述了一個(gè)VHDL仿真器的操作。最先介紹事件驅(qū)動(dòng)仿真的思想，同時(shí)討論VHDL仿真器的特性。雖然整個(gè)VHDL語(yǔ)言都能被仿真，但是某些結(jié)構(gòu)體的仿真效率高于其他的結(jié)構(gòu)體；因此，在此我們也討論如何編寫更加高效的模塊。因?yàn)槲募僮髦贿m合于仿真模塊，所以在本章也對(duì)之加以討論。另外，就像我們?cè)诘?章中討論的，VHDL作為描述可綜合模型的語(yǔ)言的作用將越來(lái)越重要?，F(xiàn)在主要的綜合工具的類型是針對(duì)RTL級(jí)別的綜合。這樣的工具能從VHDL模塊描述中推理出需要哪些觸發(fā)器和鎖存器。我們描述了這樣的結(jié)構(gòu)體。相反，如果語(yǔ)言描述得非常差，那么可能會(huì)錯(cuò)誤地建立觸發(fā)器。我們也描述了一些常見(jiàn)的陷阱。綜合進(jìn)程能被一些約束條件控制，因?yàn)檫@些約束條件不屬于VHDL語(yǔ)言，所以我們使用普通的術(shù)語(yǔ)來(lái)討論。我們討論了一些適合于FPGA綜合的結(jié)構(gòu)體。最后，我們簡(jiǎn)單地考察一下有希望成為一項(xiàng)重要設(shè)計(jì)技術(shù)的行為級(jí)綜合。第1章和第11章關(guān)注測(cè)試和可測(cè)試性設(shè)計(jì)的主題。這個(gè)領(lǐng)域過(guò)去經(jīng)常被忽略，但是現(xiàn)在大家已經(jīng)認(rèn)識(shí)到測(cè)試是設(shè)計(jì)過(guò)程中很重要的一部分。第1章介紹了故障模型化的思想，接著介紹測(cè)試生成方法。測(cè)試的效率由故障仿真來(lái)決定。在寫作本書時(shí)，市場(chǎng)上還沒(méi)有商業(yè)化的基于VHDL的故障仿真器。這一章的最后一部分展示什么樣的故障模型和故障仿真能使用標(biāo)準(zhǔn)的VHDL仿真器來(lái)執(zhí)行。本章的VHDL代碼也介紹指針和全局變量等結(jié)構(gòu)。在第11章中，我們描述了三個(gè)重要的可測(cè)試性設(shè)計(jì)：掃描路徑、內(nèi)置自檢（BIST，built-inself-test）和邊界掃描。雖然這些一直是非常枯燥的題目，但是可以使用VHDL仿真器展示一個(gè)內(nèi)置自檢（BIST）結(jié)構(gòu)怎樣為無(wú)故障電路和故障電路生成不同的特征值。邊界掃描使用一個(gè)VHDL的子集來(lái)描述在芯片上使用的測(cè)試結(jié)構(gòu)。本書給出了一個(gè)例子。在第12章中，我們使用VHDL作為工具來(lái)研究和探索異步時(shí)序電路中的不規(guī)則行為。雖然主要的設(shè)計(jì)模式是同步并發(fā)模式，但是由同步電路組成的數(shù)字系統(tǒng)大量增加了彼此之間的異步通信。我們介紹了基本模式的概念并說(shuō)明了怎樣分析和設(shè)計(jì)異步電路。我們使用VHDL仿真功能來(lái)說(shuō)明冒險(xiǎn)問(wèn)題、競(jìng)爭(zhēng)問(wèn)題、建立和保持時(shí)間違法問(wèn)題。我們也將討論亞穩(wěn)性的問(wèn)題。最后一章介紹了VHDL-AMS和混合信號(hào)建模。簡(jiǎn)要介紹了數(shù)模轉(zhuǎn)換器（DAC）和模數(shù)轉(zhuǎn)換器（ADC），給出了用VHDL-AMS結(jié)構(gòu)來(lái)對(duì)這些轉(zhuǎn)換的建模。我們也在此介紹鎖相環(huán)（PLL）的思想，并給出一個(gè)簡(jiǎn)單的混合信號(hào)模型。本書后面有三個(gè)附錄。附錄A列出了各種VHDL相關(guān)的標(biāo)準(zhǔn)和未來(lái)VHDL發(fā)展的一些問(wèn)題。附錄B簡(jiǎn)要描述了Verilog硬件描述語(yǔ)言。Verilog是相對(duì)于VHDL的另一個(gè)主要選擇，兩者非常相似。附錄C涵蓋了一些共享變量的說(shuō)明，特別是在1993版和22版之間的區(qū)別。在每一章的末尾都有一定數(shù)量的習(xí)題。這些習(xí)題都是一些將該章所涉及的指令恰當(dāng)運(yùn)用而形成的可綜合的VHDL例子。為了執(zhí)行這些模擬仿真和綜合的任務(wù)，讀者可能不得不寫出自己的測(cè)試基準(zhǔn)和約束文件。這些例子都能夠在“Web資源”一節(jié)中提供的網(wǎng)站上找到。怎樣使用本書很明顯，本書根據(jù)課程級(jí)別的不同可以有很多種使用方法。在南安普敦大學(xué)，筆者像下面這樣使用本書。電子工程和計(jì)算機(jī)工程系二年級(jí)學(xué)生第1章和第2章是復(fù)習(xí)內(nèi)容，我們希望學(xué)生能夠獨(dú)立閱讀。講義中應(yīng)該包括書中第3章~第7章的內(nèi)容。其中的某些章節(jié)是可選的，例如3.8節(jié)、6.3節(jié)和6.7節(jié)。另外，如果時(shí)間緊張，某些結(jié)構(gòu)體，例如withselect結(jié)構(gòu)，可以省略。但是講稿中應(yīng)該包括1.2節(jié)的單一固定故障模型、1.3節(jié)的測(cè)試原型生成的基本原則與11.2節(jié)中所講述的掃描設(shè)計(jì)的基本原則等內(nèi)容。電子工程和計(jì)算機(jī)工程系三年級(jí)學(xué)生我們希望學(xué)生能獨(dú)立閱讀第3章到第7章的內(nèi)容。講義中應(yīng)該包括書中第8章~第12章的內(nèi)容。第13章、VHDL-AMS現(xiàn)在包括在四年級(jí)學(xué)生的課程中。在整個(gè)學(xué)習(xí)過(guò)程中，學(xué)生需要能夠掌握VHDL仿真器和RTL綜合工具，從而能學(xué)習(xí)和使用書中的例子。在二年級(jí)學(xué)生的課程中，一組包括在FPGA中進(jìn)行綜合的設(shè)計(jì)習(xí)題是對(duì)本書內(nèi)容的非常好的補(bǔ)充。在南安普敦大學(xué)的三年級(jí)課程中，所有學(xué)生都要做一個(gè)獨(dú)立的項(xiàng)目。本書沒(méi)有安排其他正式的實(shí)驗(yàn)課程，一些獨(dú)立的項(xiàng)目將包括VHDL語(yǔ)言的使用。Web資源本書配套的網(wǎng)站為www.booksites.net/Zwolinski。該網(wǎng)站提供了有價(jià)值的教學(xué)與自學(xué)材料，如書中所有的VHDL示例，以及至VHDL工具的鏈接。

　　MarkZwolinski是英國(guó)南安普敦大學(xué)電子與計(jì)算機(jī)科學(xué)系高級(jí)講師。曾在電子設(shè)計(jì)自動(dòng)化領(lǐng)域發(fā)表過(guò)大約50篇論文。他也是LMELtd的一名主管，負(fù)責(zé)為數(shù)字系統(tǒng)設(shè)計(jì)提供為綜合工具。