VHDL實用教程

第1章　緒論                  
 1.1　關于EDA                  
 1.2　關于VHDL                  
 1.3　關于自頂向下的系統(tǒng)設計方法                  
 1.4　關于應用 VHDL的 EDA過程                  
 1.5　關于在系統(tǒng)編程技術                  
 1.6　關于FPGA／CPLD的優(yōu)勢                  
 1.7　關于VHDL的學習                  
 第2章　VHDL入門                  
 2.1　用VHDL設計多路選擇器和鎖存器                  
 2.2　用VHDL設計全加器                  
 第3章　VHDL程序結構                  
 3.1　實體（ENTITY）                  
 3.2　結構體（ARCHryECTURE）                  
 3.3　塊語句結構（BLOCK）                  
 3.4　進程（PROCESS）                  
 3.5　子程序（SUBPROGRAM）                  
 3.5.1　函數(shù)（FUNCTION）                  
 3.5.2　重載函數(shù)（ OVERLOADED FUNCTION）                  
 3.5.3　過程（ PROCEDURE）                  
 3.5.4　重載過程（ OVERLOADED PROCEDURE）                  
 3.6　庫（LIBRARY）                  
 3.7　程序包（PACKAGE）                  
 3.8　配置（CONFIGURATION）                  
 第4章　VHDL語言要素                  
 4.1　VHDL文字規(guī)則                  
 4.2　VHDL數(shù)據(jù)對象                  
 4.2.1　變量（VARIABLE）                  
 4.2.2　信號（SIGNAL）                  
 4.2.3　常數(shù)（CONSTAN）                  
 4.3　VHDL數(shù)據(jù)類型                  
 4.3.1　VHDL的預定義數(shù)據(jù)類型                  
 4.3.2　IEEE預定義標準邏輯位與矢量                  
 4.3.3　其它預定義標準數(shù)據(jù)類型                  
 4.3.4　用戶自定義數(shù)據(jù)類型方式                  
 4.3.5　枚舉類型                  
 4.3.6　整數(shù)類型和實數(shù)類型                  
 4.3　對數(shù)組類型                  
 4.3.8　記錄類型                  
 4.3.9　數(shù)據(jù)類型轉換                  
 4.4　VHDL操作符                  
 4.4.1　操作符種類                  
 4.4.2　邏輯操作符                  
 4.4.3　關系操作符                  
 4.4.4　算術操作符                  
 4.4.5　重載操作符                  
 第5章　VHDL順序語句                  
 5.1　賦值語句                  
 5.1.1　信號和變量賦值                  
 5.1.2　賦值目標                  
 5.2　流程控制語句                  
 5.2.1　IF語句                  
 5.2.2　CASE語句                  
 5.2.3　LOOP語句                  
 5.2.4　NEXT語句                  
 5.2.5　EXIT語句                  
 5.3　WAIT語句                  
 5.4　子程序調用語句                  
 5.5　返回語句（RETURN）                  
 5.6　空操作語句（NULL）                  
 5.7　其它語句和說明                  
 5.7.1　屬性（AThRIBUTE）描述與定義語句                  
 5.7.2　文本文件操作（TEXTIO）                  
 5.7.3　ASSERT語句                  
 5.7.4　REPORT語句                  
 5.7.5　決斷函數(shù)                  
 第6章　VHDL并行語句                  
 6.1　進程語句                  
 6.2　快語句                  
 6.3　并行信號賦值語句                  
 6.3.1　簡單信號賦值語句                  
 6.3.2　條件信號賦值語句                  
 6.3.3　選擇信號賦值語句                  
 6.4　并行過程調用語句                  
 6.5　元件例化語句                  
 6.6　生成語句                  
 第7章　VHDL的描述風格                  
 7.1　行為描述                  
 7.2　數(shù)據(jù)流描述                  
 7.3　結構描述                  
 第8章　仿真                  
 8.1　VHDL仿真                  
 8.2　延時模型                  
 8.2.1　固有延時                  
 8.2.2　傳輸延時                  
 8.3　仿真Δ                  
 8.4　仿真激勵信號的產(chǎn)生                  
 8.5　VHDL測試基準                  
 8.6　VHDL系統(tǒng)級仿真                  
 第9章　綜合                  
 9.1　VHDL綜合                  
 9.2　有關可綜合性的考慮                  
 9.3　寄存器引入方法                  
 9.3.1　容易發(fā)生的錯誤                  
 9.3.2　常規(guī)寄存器的引入                  
 9.3.3　具有時鐘門控結構寄存器的引入                  
 9.3.4　同步置位／復位功能的引入                  
 9.3.5　異步置位／復位功能的引入                  
 9.4　引入寄存器的有關技巧                  
 9.5　狀態(tài)機的VHDL設計                  
 9.5.1　一般狀態(tài)機的VHDL設計                  
 9.5.2　摩爾機與米立機的VHDL設計                  
 9.6　三態(tài)門引入方法                  
 第10章　基本數(shù)字電路VHDL描述                  
 10.1　組合邏輯電路                  
 10.2　時序邏輯電路                  
 第11章　專用芯片的VHDL設計                  
 11.1　GW25B總體設計和工作原理                  
 11.2　GW25B的VHDL設計                  
 11.3　模塊仿真與總體仿真                  
 11.4　適配與下載                  
 第12章　VHDL設計平臺使用向導                  
 12.1　ispVHDL使用向導                  
 12.1.1　ispLSI系列介紹                  
 12.1.2　ispVHDL設計套件介紹                  
 12.1.3　ispVHDL設計向導                  
 12.2　Lattice ispEXPERT VHDL使用向導                  
 12.3 Altera MAX＋plus II VHDL使用向導                  
 12.3.1　安裝MAX＋plus II系統(tǒng)                  
 12.3.2　安裝PDF文件閱讀器                  
 12.3.3　VHDL示例設計向導                  
 12.3.4　MAX＋plus II與Synplify接口                  
 12.4　Xilinx Foundation VHDL使用向導                  
 12.4.1　Xilinx Foundation安裝                  
 12.4.2　Foundation設計流程                  
 12.4.3　VHDL輸入方式設計向導                  
 第13章　VHDL設計實踐與實驗                  
 13.1　7段 LED譯碼顯示電路設計                  
 13.2　8位加法器設計                  
 13.3　8位乘法器                  
 13.4　序列檢測器設計                  
 13.5　正負脈寬數(shù)控調制信號發(fā)生器設計                  
 13.6　模可變16位加法計數(shù)器                  
 13.7　“梁?！睒非葑嚯娐吩O計                  
 13.8　數(shù)字頻率計設計                  
 13.9　秒表設計                  
 13.10　V9A顯示器彩條信號發(fā)生器設計                  
 13.11　A／D采樣控制器設計                  
 13.12　D／A接口電路與波形發(fā)生器設計,                   
 13.13　MCS-51單片機與 FPGAICPLD接口邏輯設計                  
 13.13.1　總線方式                  
 13.13.2　獨立方式                  
 13.14　PS／2鍵盤接口邏輯設計                  
 第14章　VHDL綜合設計實例                  
 14.1　多功能等精度頻率計                  
 14.1.1　測頻原理                  
 14.1.2　測頻專用模塊工作原理和設計                  
 14.1.3　頻率計功能模塊的VHDL描述                  
 14.1.4　測頻主系統(tǒng)實現(xiàn)                  
 14.1.5　專用模塊測試控制信號說明                  
 14.2　光柵位移測試系統(tǒng)                  
 14.2.1　光柵測量原理簡介                  
 14.2.2　傳感器接口電設計                  
 14.2.3　測試系統(tǒng) VHDL設計                  
 14.2.4　測試系統(tǒng)特點與改進方法                  
 14.3　電火花成型伺服電機控制系統(tǒng)                  
 14.3.1　系統(tǒng)工作原理                  
 14.3.2　控制邏輯VHDL設計                  
 附錄1　EDA教學實驗系統(tǒng)原理與使用介紹                  
 附錄2　實驗電路結構圖 NO.0～NO.B和 NO.5A／5R／5C                  
 附錄3　GW48系統(tǒng)結構圖信號名與芯片引腳對照表                  
 附錄4　常用FPGA／CPLD芯片基本特征和引腳圖                  
 主要參考文獻